[發明專利]具有可編程邏輯單元的集成電路

有效

• 申請號: 200980115674.3
• 申請日: 2009-05-01
• 公開（公告）號: CN102017416A
• 公開（公告）日: 2011-04-13
• 發明（設計）人: C·D·比特勒斯頓;K·W·S·李;E·A·阿莫拉塞克拉;A·巴特拉;S·林加姆
• 申請（專利權）人: 德克薩斯儀器股份有限公司
• 主分類號: H03K19/173
• 分類號: H03K19/173;H03K19/20
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 趙蓉民

技術領域

本發明涉及包括可編程邏輯器件(PLD)的集成電路(IC)，該可編程邏輯器件可被配置為減少性能變化性。

背景技術

電子設計師不斷修改其設計以考慮設計方法和電子技術的變化。例如當從45nm過渡到28nm時，所遇到的一個這種設計問題是節點之間的相對工藝變化性的增加。這個變化性通常導致電路設計者對其設計增加額外的余量，以考慮工作環境的不確定性，例如空間的晶體管變化、本地晶體管失配、V_T偏斜以及層間互連變化。因此，由電連接的數字邏輯單元所形成的IC(例如數字邏輯電路)的設計愈加受數字邏輯單元中固有的變化影響，這種固有的變化是由影響IC性能的參數引起，例如由制造工藝的變化引起。

當前的設計方法要求設計者對于每個數字邏輯單元(例如最基本的標準的兩個晶體管CMOS反相器單元)意識并且考慮到工藝變化。工作電壓和/或地參考電壓的變化導致該單元處理輸入信號以產生輸出信號所需時間的變化，例如以其延遲時間(也叫做單元延遲)參數、上升時間參數和下降時間參數所指示的時間變化。

單元延遲變化的增加引起最壞情況單元延遲比額定延遲明顯增加。在一些情況下，最壞情況延遲可以明顯到致使傳統的邏輯設計方法無效。

而且，標準邏輯單元通常被制造成具有標準的驅動強度。因此設計者通常限制和/或調整其設計以利用所提供的標準驅動強度。正如這里所用的，被制造為具有強處理的單元的上升或下降時間被限定為小于被制造為具有弱處理的單元的上升或下降時間。改變單元以利用不同的驅動強度可能導致需要用新元件重新設計整個單元并且重新制造該IC，這進一步增加研發時間和資源。

解決這種性能變化問題的嘗試通常集中在利用數學模型和專門開發的算法來對單元延遲或其他時序參數進行建模。在單元延遲的情況下，為了處理大量最壞情況延遲，可以利用統計時序分析方法來將上升時間和下降時間建模為隨機變量。然后設計者利用統計模型來檢查關鍵路徑并且收斂時序，而不是設計邏輯以滿足最壞情況上升時間。專門開發的算法增加了該解決方案的復雜性，并且因此增加了分析該解決方案和開發該IC產品所需要的時間。

發明內容

本發明的實施例包括用于校準集成電路(IC)的方法，該集成電路包括至少一個可編程數字邏輯單元和相關的IC。本發明的實施例提供本地可校準的可編程數字邏輯單元，該數字邏輯單元能夠解決例如由于工藝變化、電源電壓變化和環境變量(例如溫度)而導致的電路性能變化性。如上所述，具有45nm和更小架構的可編程邏輯單元可以在時序參數(例如單元延時(例如上升時間和/或下降時間))上表現出明顯的增加和變化，這種增加和變化可以通過本發明的實施例進行補償。

根據本發明實施例的可編程數字邏輯單元通常提供多種不同的可訪問的電路配置或電壓水平控制器，該電壓水平控制器可以包括電源電壓或背柵極電壓控制器。利用參考裝置測量可以影響可編程數字邏輯單元的處理速度的至少一個電氣性能參數(例如PMOS或NMOS強度)或可以影響該電氣性能參數的參數(例如所提供的電壓或溫度)，以獲得校準數據。正如這里所用的，“參考裝置”是指在電氣上不耦合于來自其的測量值提供校準數據的可編程數字邏輯單元的裝置或電路。參考裝置可以在或不在該IC上。在參考裝置不在IC上的實施例中，參考裝置通常是晶圓上的測試結構，其中該IC和多個其他IC形成在同一個晶圓上。

校準數據用來對數字邏輯單元進行編程，例如通過從校準數據產生至少一個控制信號，所述控制信號可操作來選擇多個不同的電路配置中的一個或由電壓水平控制器輸出的電壓水平。由編程實現的選擇改變可編程數字邏輯單元的處理速度。改變可編程數字邏輯單元的處理速度的選擇可以基于但不限于改變參數，所述參數包括單元延遲時間、上升時間、下降時間、占空比誤差以及采樣保持時間(例如對于數模轉換器IC)。雖然通常希望增加處理速度，但是本發明的實施例也包括選擇電路配置或電壓水平輸出減小處理速度(例如為了節省功耗)。

可編程數字邏輯單元可以體現為數字邏輯單元或可再編程(即連續地、周期性地或非周期性地)數字邏輯單元。在可編程的實施例中，提供選擇性耦合電路，用于將可編程調整電路選擇性地耦合于或選擇性地去耦于專用數字邏輯單元。

正如這里所用的，“專用”數字邏輯單元是被配置為(其與可編程數字邏輯單元的編程無關)為可編程數字邏輯電路提供至少一個輸入和至少一個輸出并且執行至少一種數字邏輯功能?？删幊陶{整電路和選擇性耦合電路可以用來補償能夠影響數字邏輯單元的處理速度的變量，例如溫度、電源和工藝誘生器件、互連和/或寄生器件變化，其中可編程調整電路在數字邏輯單元或晶體管級提供補償。