[發明專利]組合的等離子體增強的沉積技術

有效

• 申請號: 200980115628.3
• 申請日: 2009-05-01
• 公開（公告）號: CN102017083A
• 公開（公告）日: 2011-04-13
• 發明（設計）人: 蘇尼爾·申科;托尼·江
• 申請（專利權）人: 分子間公司
• 主分類號: H01L21/205
• 分類號: H01L21/205
• 代理公司: 北京安信方達知識產權代理有限公司 11262
• 代理人: 李冬梅;鄭霞

相關申請的交叉引用

本文檔要求通過引用并入本文的于2008年5月2日遞交的名稱為“Combinatorial?Plasma?Enhanced?Deposition?Techniques”的第61/050,159號美國臨時申請以及通過引用并入本文的于2009年4月30日遞交的名稱為“Combinatorial?Plasma?Enhanced?Deposition?Techniques”的第12/433,842號美國實用專利申請的利益。

本申請涉及通過引用并入本文的于2008年1月14日遞交的名稱為“Vapor?Based?Combinatorial?Processing”序列號12/013,729的美國專利申請。

發明領域

本發明一般涉及半導體加工。更具體地，描述了用于組合的等離子體增強的沉積技術的技術。

發明背景

化學汽相沉積(CVD)是用于沉積薄膜以用于半導體制造的工藝。CVD一般包括將一種或多種反應物(例如，前體)引入到加工室中的基底上。反應物反應和/或分解以沉積成膜。CVD加工時間較長(即，較長的暴露于反應物)一般會增加層的厚度。等離子體增強的CVD(PECVD)使用加工室中的等離子體來增加反應物的反應速度并可允許在較低的溫度下沉積。等離子體類還可用于修改所得到的膜的屬性。

原子層沉積(ALD)是用于在各種半導體加工操作期間中以原子尺度厚度控制來沉積共形層的工藝。ALD可用于沉積阻隔層、粘接層、種子層、絕緣層、導電層等。ALD是包括至少兩種反應物的多步驟自限制工藝。一般地，第一種反應物(其可被稱為前體)被引入到包含基底的加工室中并吸附在基底的表面上。過量的前體被清洗掉和/或被抽走。第二種反應物(例如，水蒸氣、臭氧或等離子體)即被引入到室中并與被吸附的層反應以通過沉積反應形成沉積層。沉積反應是自限制的，因為一旦初始吸附的層與第二種反應物完全反應則反應終止。過量的第二種反應物即被清洗掉和/或被抽走。前述的步驟構成了一個沉積或ALD“循環”。該工藝被重復以形成下一層，循環的次數確定了被沉積的膜的總厚度。等離子體增強的ALD(PEALD)是使用等離子體作為第二種反應物的變化形式，其中等離子體構成了來自于進料氣體成分的離子、自由基和中性粒子的準靜態平衡。

CVD和ALD可使用包括基底上方的噴頭的加工室來執行。反應物通過噴頭被引入到基底上。對于等離子體增強工藝，等離子體可使用室中的兩個電極之間的射頻(RF)或直流(DC)放電來產生。放電用于點燃室內的反應氣體。

半導體的研究和開發一般通過使用生產工具來執行。因此，為了探索新的CVD和ALD技術或評定使用CVD或ALD沉積的材料，必須在整個晶片上沉積層。用這種方式研究半導體工藝和材料的過程可能是漫長和昂貴的。

因此，需要對使用組合的等離子體增強沉積技術的半導體開發進行改進。

附圖的簡要描述

本發明的各種實施方式在以下的詳細描述及附圖中被公開：

圖1A示出了具有多個區域的基底；

圖1B是示出了組合的加工和評定的實現方式的示意圖；

圖2A-2E示出了依照本發明的一個實施方式的基底加工系統及其部件；

圖3是示出了能夠在不同的條件下使用等離子體增強CVD(PEVCD)或等離子體增強ALD(PEALD)在多個區域中沉積不同的材料的加工系統的簡化圖；

圖4A是用于沉積系統的噴頭的下面的視圖；

圖4B示出了具有多個區域并在該多個區域上沉積了不同材料的基底；

圖5示出了包括用于執行組合的材料沉積的可選噴頭的組合加工系統；

圖6是示出了在基底的一個區域上點燃且不在其他區域點燃的電等效電路；

圖7是描述了用于在基底的多個區域上改變等離子體以組合地加工基底的工藝的流程圖；以及

圖8-11是用于執行組合的等離子體增強的ALD加工的計時圖。

詳細描述

以下提供了一個或多個實施方式的詳細描述以及附圖。詳細描述結合這樣的實施方式被提供，但不限于任何特定的例子。范圍僅由權利要求限制，且包括大量的可選方式、修改以及等效形式。大量的具體的細節在以下的描述中被闡述以便提供全面的理解。這些細節被提供的目的是舉例，且所描述的技術可在沒有這些具體細節中的一些或全部的情況下根據權利要求來實行。為了清楚的目的，在與實施方式有關的技術領域內已知的技術材料未被詳細描述，以避免使本描述被不必要地模糊。