[發明專利]用于抗軟錯誤的電子設備的布局方法以及抗輻射的邏輯單元

有效

• 申請號: 200980102486.7
• 申請日: 2009-01-15
• 公開（公告）號: CN101919162A
• 公開（公告）日: 2010-12-15
• 發明（設計）人: K·O·莉莉亞
• 申請（專利權）人: 堅固芯片公司;K·O·莉莉亞
• 主分類號: H03K19/173
• 分類號: H03K19/173;H03K19/0175
• 代理公司: 北京市鑄成律師事務所 11313
• 代理人: 田強

相關申請的交叉引用

本申請要求2008年1月17日遞交的第61/011599號、2008年1月22日遞交的第61/011989號、2008年3月7日遞交的第61/068483號以及2008年4月5日遞交的第61/123003號美國臨時申請的優先權，這些申請通過引用包含于此。

技術領域

本申請包括一種用于防止邏輯電路遭受軟錯誤(非破壞性錯誤)的布局方法以及具有防止遭受軟錯誤的布局的電路單元。尤其是，該方法防止電路中的多節點受單粒子影響的情況。這些粒子導致電路中的多個錯誤，并且盡管存在幾種方法來處理單節點錯誤，但利用目前現有的保護方法很難處理多節點錯誤。該方法對于多節點脈沖的發生變高(由于高集成水平)的現代技術中的基于CMOS的邏輯電路(≤90nm)尤其有益。該方法使用防止電路遭受單粒子所生成的軟錯誤的、獨特的布局結構。

由單粒子瞬變(以及單粒子翻轉)所生成的軟錯誤問題預期在超深亞微米(＜90nm)技術中增加更嚴重。尤其重要的是，邏輯電路預期變得對于輻射所生成的軟錯誤更敏感，并可能超越存儲器成為單粒子錯誤的主要來源。此外，多錯誤、多位翻轉(MBU)以及單粒子多位翻轉(SEMU)的發生率增加。

這個問題的主要原因在于，隨著特征集成越高和頻率越高，單粒子瞬變(SET)的空間分布和脈沖長度變得相對越大，因而增加了SET脈沖被閂鎖為(軟)錯誤或由一個單粒子在幾個電路節點上同時產生SET脈沖的可能。

由于半導體設計和制造的成本逐漸增加，軟錯誤率增加的問題進一步復雜。開發和維持半導體FAB所涉及的高成本使得非常期望對于需要高輻射耐受性的應用也使用標準商業半導體制造。因此，存在很強的動力來為這些應用開發有效且魯棒的抗輻射設計(RHBD)技術。

此外，設計過程也變得非常復雜和昂貴，并且非常期望對于抗輻射應用能夠盡可能地重新使用標準設計IP和庫。

背景技術

當前單粒子錯誤的抗輻射設計技術包括三倍的(三模冗余，TMR)或兩倍的(例如，嵌入軟錯誤修復，BiSER)。這些電路運載信號的兩個或多個冗余副本，并且使用一些的形式的表決或過濾電路來確定這些冗余信號中的正確信號。在冗余信號之一為錯誤的情況下(通過比較冗余信號的值)，過濾防止信號通過，表決電路從幾個(3個或多個)冗余信號中的大多數冗余信號中選擇正確的信號。

這些技術產生不希望的電力和區域費用，并且這些技術的當前版本不能處理MBU或SEMU。也可以(不嚴格地)被分類為RHBD的存儲器的錯誤校正碼、ECC比兩倍的/三倍冗余的更有效，并且能以額外的費用處理存儲器電路中的多個錯誤。然而，相應錯誤校正對于邏輯電路的應用是非常有限且特定應用的(例如，選擇性奇偶校驗檢查或插入專用檢查電路IP)。

用于抗軟錯誤設計的布局技術的目前技術水平主要包括簡單的設置間距、設置大小以及增加額外的接觸區。

發明內容

當半導體襯底上的接觸區域收集由一個或多個(例如次級)電荷顆粒在半導體材料中所生成的電荷時，發生輻射生成的、單粒子(軟)錯誤(SEE)。這導致與這些接觸區域相連接的電路網上的電流脈沖，這些電流脈沖反過來產生電路中的電壓脈沖，這些電壓脈沖能夠翻轉時序元件(鎖存器，觸發器)或通過組合邏輯傳播并在電路中的下一時序元件處鎖存為錯誤。

本發明包括一種獨特的新布局方法，其對于單一粒子效應利用整體電路響應，并且還包括具有防止軟錯誤的布局的電路單元。該方法通過如下方式使用臨界接觸區域的布置：多節點上所生成的、電路中的單粒子脈沖作用彼此相反并因而抵消(或極大地降低)單粒子效應。在使用初級電路和次級電路來維持或處理電路中的信號的情況下，使用部分4中所述的額外規則，從而使得不可能在初級和次級電路兩者中都生成錯誤，因而初級和次級電路的組合將完全沒有錯誤。

附圖說明

表1：使用初級(節點n1，n2)和次級(節點n3，n4)電路的電路中的節點的狀態，其中，初級和次級電路用于存儲或處理該狀態。

圖1：鎖存單元中的初級相對節點。

圖2：鎖存電路的相對節點的主要布置。

圖3：節點1～4、p1～p4和n1～n4分別為pMOSFET漏極和nMOSFET漏極的DICE鎖存單元(現有技術[Nic05])的基本網表。