[發(fā)明專利]用于抗軟錯(cuò)誤的電子設(shè)備的布局方法以及抗輻射的邏輯單元

有效

• 申請(qǐng)?zhí)枺?/td>: 200980102486.7
• 申請(qǐng)日: 2009-01-15
• 公開（公告）號(hào): CN101919162A
• 公開（公告）日: 2010-12-15
• 發(fā)明（設(shè)計(jì)）人: K·O·莉莉亞
• 申請(qǐng)（專利權(quán)）人: 堅(jiān)固芯片公司;K·O·莉莉亞
• 主分類號(hào): H03K19/173
• 分類號(hào): H03K19/173;H03K19/0175
• 代理公司: 北京市鑄成律師事務(wù)所 11313
• 代理人: 田強(qiáng)

1.一種用于布局電子電路的方法，其中，所述電子電路包括接觸區(qū)域，所述方法包括：

a.對(duì)于所述電路中的各接觸區(qū)域確定由于在各接觸區(qū)域附近發(fā)生的單粒子所導(dǎo)致的、對(duì)于所述電路中的一個(gè)或多個(gè)網(wǎng)絡(luò)的電壓狀態(tài)的影響；

b.以如下方式對(duì)所述接觸區(qū)域進(jìn)行分類：識(shí)別單粒子對(duì)于所述電路中的網(wǎng)絡(luò)的電壓狀態(tài)具有相反影響的接觸區(qū)域，以及單粒子對(duì)于所述電路中的網(wǎng)絡(luò)的電壓狀態(tài)具有非相反影響的接觸區(qū)域；

c.以如下方式設(shè)置這些接觸區(qū)域：當(dāng)單粒子對(duì)于電路網(wǎng)絡(luò)的電壓狀態(tài)具有相反影響時(shí)，就所述電路和設(shè)計(jì)規(guī)則允許盡可能相互近地設(shè)置相反的第一和第二接觸區(qū)域；

d.設(shè)置對(duì)于所述電路中的網(wǎng)絡(luò)的電壓狀態(tài)具有非相反影響的第一接觸區(qū)域和第二接觸區(qū)域，所述非相反影響由單粒子產(chǎn)生，其中，所述第一接觸區(qū)域和所述第二接觸區(qū)域是非鄰接的，并且在所述第一接觸區(qū)域和所述第二接觸區(qū)域之間設(shè)置第三接觸區(qū)域，其中，所述第三接觸區(qū)域?qū)τ谒鲭娐分械木W(wǎng)絡(luò)的電壓狀態(tài)具有與所述第一接觸區(qū)域和所述第二接觸區(qū)域的影響相反的影響，并且其中所述第三接觸區(qū)域?qū)τ谒鲭娐分械木W(wǎng)絡(luò)的電壓狀態(tài)的影響是由單粒子所產(chǎn)生的，以及

e.以如下方式調(diào)節(jié)所設(shè)置的接觸區(qū)域上的單粒子影響的強(qiáng)度：相對(duì)的影響強(qiáng)度相同但相反。

2.根據(jù)權(quán)利要求(1)所述的方法，其中，所述電路具有攜帶相同信號(hào)(或信號(hào)和其反信號(hào))的至少兩個(gè)網(wǎng)絡(luò)，其中，這些網(wǎng)絡(luò)中的每一個(gè)具有單粒子對(duì)所述兩個(gè)網(wǎng)絡(luò)的電壓狀態(tài)具有相反影響的至少兩個(gè)接觸區(qū)域，所述方法包括：

a.設(shè)置各自來自單獨(dú)冗余網(wǎng)絡(luò)的第一接觸區(qū)域和第二接觸區(qū)域，單粒子具有改變兩個(gè)冗余網(wǎng)絡(luò)上的電壓狀態(tài)的影響，其中，所述第一接觸區(qū)域和所述第二接觸區(qū)域非鄰接，并且在所述第一接觸區(qū)域和所述第二接觸區(qū)域之間設(shè)置第三接觸區(qū)域，所述第三接觸區(qū)域?qū)τ谒鋈哂嗑W(wǎng)絡(luò)至少之一的電壓狀態(tài)具有影響，并且其中所述第三接觸區(qū)域的影響是由單粒子產(chǎn)生的且與所述第一接觸區(qū)域和所述第二接觸區(qū)域的影響相反，以及

b.以如下方式調(diào)節(jié)所設(shè)置的接觸區(qū)域上的單粒子影響的強(qiáng)度：影響(穿過)所述兩個(gè)冗余網(wǎng)絡(luò)的任何單粒子最大能夠改變所述網(wǎng)絡(luò)之一而不是兩個(gè)網(wǎng)絡(luò)的狀態(tài)。

3.根據(jù)權(quán)利要求1或2所述的方法，其中，所述電路利用MOSFET器件，所述方法還包括：

a.識(shí)別不直接與電源網(wǎng)絡(luò)(VSS，VDD)連接的全部MOSFET源極(S)和漏極(D)摻雜區(qū)域，作為權(quán)利要求(1)和(2)所述的接觸區(qū)域；以及

b.識(shí)別n型MOSFET漏極或源極作為單粒子具有將與該接觸區(qū)域相連接的網(wǎng)絡(luò)的電壓狀態(tài)拉低的影響的接觸區(qū)域，并且識(shí)別p型MOSFET漏極或源極作為單粒子具有將與該接觸區(qū)域相連接的網(wǎng)絡(luò)的電壓狀態(tài)拉高的影響的接觸區(qū)域。

4.根據(jù)權(quán)利要求3所述的方法，還包括：

a.在兩個(gè)網(wǎng)絡(luò)之間增加額外的MOSFET器件，所述額外的MOSFET器件在任何時(shí)間均以如下方式攜帶相反的電壓狀態(tài)(高/低電壓電平)：如果所述網(wǎng)絡(luò)之一(第一網(wǎng)絡(luò))受單粒子影響，使其電壓狀態(tài)改變，則所述額外的MOSFET器件啟動(dòng)，連接所述兩個(gè)網(wǎng)絡(luò)，因而確保第二網(wǎng)絡(luò)的狀態(tài)不改變；以及

b.通過額外的p型MOSFET連接所述兩個(gè)網(wǎng)絡(luò)中的p型MOSFET的源極或漏極，且其柵極連接到高電平電源網(wǎng)絡(luò)(VDD)，并且通過額外的n型MOSFET連接所述兩個(gè)網(wǎng)絡(luò)中的n型MOSFET的源極或漏極，且其柵極連接到低電平電源網(wǎng)絡(luò)(VSS)。

5.一種時(shí)序邏輯或存儲(chǔ)器單元和布局，其使用兩個(gè)或多個(gè)鎖存器來存儲(chǔ)元件的狀態(tài)，各鎖存器具有用于存儲(chǔ)電壓狀態(tài)的至少一個(gè)網(wǎng)絡(luò)以及用于存儲(chǔ)該電壓狀態(tài)的相反值(反相)的至少一個(gè)網(wǎng)絡(luò)，所述時(shí)序邏輯或存儲(chǔ)器單元和布局包括：

a.按照如下方式的各網(wǎng)絡(luò)(保持一定電壓狀態(tài)或其反相)的接觸區(qū)域的布置：沿所述布局中的一條線對(duì)稱地放置至少4個(gè)這些網(wǎng)絡(luò)的接觸區(qū)域，并且相對(duì)于彼此放置成使得沒有兩個(gè)接觸區(qū)域：

i.攜帶相同的電壓狀態(tài)，并且單粒子對(duì)于網(wǎng)絡(luò)的電壓狀態(tài)具有相同的影響；或

ii.攜帶不同的電壓狀態(tài)(即特定狀態(tài)及其反相)，并且單粒子對(duì)于相鄰設(shè)置的網(wǎng)絡(luò)的數(shù)據(jù)(電壓)具有相反的影響。