[發(fā)明專利]時鐘控制電路以及發(fā)送機(jī)

有效

• 申請?zhí)枺?/td>: 200980101081.1
• 申請日: 2009-12-09
• 公開（公告）號: CN101868948A
• 公開（公告）日: 2010-10-20
• 發(fā)明（設(shè)計(jì)）人: 秋田浩伸
• 申請（專利權(quán)）人: 哉英電子股份有限公司
• 主分類號: H04L25/02
• 分類號: H04L25/02;H04L7/04
• 代理公司: 北京三友知識產(chǎn)權(quán)代理有限公司 11127
• 代理人: 黃綸偉

技術(shù)領(lǐng)域

本發(fā)明涉及時鐘控制電路以及具有該時鐘控制電路的發(fā)送機(jī)。

背景技術(shù)

一直以來，公知有使用了高速串行傳輸?shù)耐ㄐ畔到y(tǒng)。在一般的通信系統(tǒng)中，從數(shù)據(jù)生成部向發(fā)送機(jī)輸出并行數(shù)據(jù)信號，在發(fā)送機(jī)中將并行數(shù)據(jù)信號轉(zhuǎn)換為串行數(shù)據(jù)信號并送出到高速串行傳輸線。此時，從數(shù)據(jù)生成部與并行數(shù)據(jù)信號同步地發(fā)送發(fā)送機(jī)的工作時鐘。該工作時鐘是在時鐘生成部中通過擴(kuò)頻(Spread?Spectrum：SS)對基準(zhǔn)時鐘頻率進(jìn)行調(diào)制后輸出到數(shù)據(jù)生成部的時鐘。例如，在非專利文獻(xiàn)1中記載了這樣的通信系統(tǒng)。

這里，關(guān)于上述工作時鐘，擴(kuò)頻造成的頻率調(diào)制度越大，對EMI(Electro?Magnetic?Interference：電磁干擾)的降低越有效。由此，為了實(shí)現(xiàn)通信系統(tǒng)中的EMI降低，希望增大時鐘生成部所生成的時鐘的調(diào)制度。

非專利文獻(xiàn)1：“1-channelSerial?ATA?PHY”、[online]、AtmelCorporation、2003年1月、[2009年1月21日檢索]、インタ一ネツト<http://www.dzjsw.com/jcdl/a/AT78C5091.pdf>

在高速串行傳輸路徑中，通過在串行數(shù)據(jù)信號中嵌入時鐘的稱作嵌入式時鐘(Embedded?Clock)的傳輸方式，來實(shí)現(xiàn)數(shù)據(jù)速率的提升。在通常的數(shù)據(jù)通信中，通過擴(kuò)頻實(shí)現(xiàn)EMI的降低。但是，在嵌入式時鐘的高速串行傳輸中，由于其特性的緣故，不能提高調(diào)制度。因此，在上述現(xiàn)有結(jié)構(gòu)中，與串行數(shù)據(jù)信號同步的時鐘和與并行數(shù)據(jù)信號同步的時鐘相同，所以還不得不減小與數(shù)據(jù)生成部和發(fā)送機(jī)之間的配線部分或其它電路塊的數(shù)據(jù)同步的時鐘的調(diào)制度，從而具有從這些部分產(chǎn)生較大的EMI的問題。

因此，為了解決上述問題，考慮了在例如數(shù)據(jù)生成部與發(fā)送機(jī)之間使并行數(shù)據(jù)信號與調(diào)制度高的時鐘同步，但這樣會產(chǎn)生電路規(guī)模變大并且發(fā)送機(jī)側(cè)的功耗變大的新問題。

發(fā)明內(nèi)容

本發(fā)明是為了解決上述問題而完成的，其目的在于提供一種能夠以簡單結(jié)構(gòu)實(shí)現(xiàn)EMI降低的時鐘控制電路以及具有該時鐘控制電路的發(fā)送機(jī)。

本發(fā)明的時鐘控制電路的特征在于具有：時鐘生成部，其通過對基準(zhǔn)時鐘的頻率進(jìn)行擴(kuò)頻來生成調(diào)制度大的第1時鐘、和調(diào)制度比該第1時鐘小的第2時鐘，并輸出所生成的第1時鐘和第2時鐘；以及FIFO部，其輸入從時鐘生成部輸出到外部電路并從該外部電路輸出的第1時鐘、在外部電路中與第1時鐘同步輸出的并行數(shù)據(jù)信號、以及從時鐘生成部輸出的第2時鐘，并將并行數(shù)據(jù)信號與第2時鐘同步輸出。

在該時鐘控制電路中，通過對相同基準(zhǔn)時鐘頻率進(jìn)行擴(kuò)頻，在時鐘生成部中生成調(diào)制度大的第1時鐘和調(diào)制度小的第2時鐘，并輸出到FIFO部。此時，第1時鐘被輸出到外部電路，在該外部電路中與并行數(shù)據(jù)信號同步后，輸出到FIFO部。此外，在FIFO部中，替代與并行數(shù)據(jù)信號同步的第1時鐘，使該并行數(shù)據(jù)信號與第2時鐘同步輸出。由此，可以在傳輸并行數(shù)據(jù)信號時，與調(diào)制度大的時鐘同步，而在將該并行數(shù)據(jù)信號轉(zhuǎn)換為串行數(shù)據(jù)信號進(jìn)行高速串行傳輸時，與調(diào)制度小的時鐘同步。由此，能夠?qū)崿F(xiàn)傳輸并行數(shù)據(jù)信號的例如外部電路(數(shù)據(jù)生成部)和發(fā)送機(jī)之間的配線部分或其它電路塊中的大幅EMI降低。此外，在外部電路與發(fā)送機(jī)之間不需要用于使并行數(shù)據(jù)信號與調(diào)制度高的時鐘同步的電路，因此能夠成為簡單的結(jié)構(gòu)。

此外，優(yōu)選時鐘生成部配置在比外部電路靠近FIFO部的位置上。此時，連接時鐘生成部和FIFO部的傳輸路徑(傳輸線)較短，因此能夠降低將調(diào)制度小的第2時鐘從時鐘生成部傳輸?shù)紽IFO部時的EMI。此時，即使外部電路存在于遠(yuǎn)離時鐘生成部的位置上，也因?yàn)榈?時鐘的調(diào)制度較大而能夠?qū)崿F(xiàn)EMI的降低。

此外，優(yōu)選時鐘生成部時鐘生成部具有生成第1時鐘的第1時鐘生成部、和生成第2時鐘的第2時鐘生成部，并具有相位調(diào)整電路，該相位調(diào)整電路生成用于使第1時鐘與第2時鐘的相位一致的第1控制信號和第2控制信號，并將所生成的第1控制信號輸出到第1時鐘生成部，將第2控制信號輸出到第2時鐘生成部。此時，根據(jù)用于使相位一致的第1控制信號和第2控制信號，分別生成第1時鐘和第2時鐘，所以能夠減小第1時鐘和第2時鐘的相位差。因此，能夠減小第1時鐘和第2時鐘的數(shù)據(jù)速率(時鐘頻率)之差，能夠?qū)崿F(xiàn)FIFO部中的寄存器數(shù)量的減少。

此外，優(yōu)選時鐘生成部具有分頻電路，該分頻電路輸入第1時鐘，并對該第1時鐘進(jìn)行分頻后輸出。此時，能夠得到期望的第1時鐘的頻率。