[發(fā)明專利]時鐘控制電路以及發(fā)送機有效
| 申請?zhí)枺?/td> | 200980101081.1 | 申請日： | 2009-12-09 |
| 公開（公告）號： | CN101868948A | 公開（公告）日： | 2010-10-20 |
| 發(fā)明（設(shè)計）人： | 秋田浩伸 | 申請（專利權(quán)）人： | 哉英電子股份有限公司 |
| 主分類號： | H04L25/02 | 分類號： | H04L25/02;H04L7/04 |
| 代理公司： | 北京三友知識產(chǎn)權(quán)代理有限公司 11127 | 代理人： | 黃綸偉 |
| 地址： | 日本*** | 國省代碼： | 日本;JP |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 時鐘 控制電路 以及 發(fā)送機 | ||
1.一種時鐘控制電路，其特征在于具有：
時鐘生成部，其通過對基準時鐘的頻率進行擴頻來生成調(diào)制度大的第1時鐘、和調(diào)制度比該第1時鐘小的第2時鐘，并輸出所生成的所述第1時鐘和所述第2時鐘；以及
FIFO部，其輸入從所述時鐘生成部輸出到外部電路并從該外部電路輸出的所述第1時鐘、在所述外部電路中與所述第1時鐘同步輸出的并行數(shù)據(jù)信號、以及從所述時鐘生成部輸出的所述第2時鐘，并將所述并行數(shù)據(jù)信號與所述第2時鐘同步輸出。
2.根據(jù)權(quán)利要求1所述的時鐘控制電路，其特征在于，
所述時鐘生成部配置在比所述外部電路靠近所述FIFO部的位置上。
3.根據(jù)權(quán)利要求1或2所述的時鐘控制電路，其特征在于，
所述時鐘生成部具有生成所述第1時鐘的第1時鐘生成部、和生成所述第2時鐘的第2時鐘生成部，
并具有相位調(diào)整電路，該相位調(diào)整電路生成用于使所述第1時鐘與所述第2時鐘的相位一致的第1控制信號和第2控制信號，并將所生成的所述第1控制信號輸出到所述第1時鐘生成部，將所述第2控制信號輸出到所述第2時鐘生成部。
4.根據(jù)權(quán)利要求1～3中任意一項所述的時鐘控制電路，其特征在于，
所述時鐘生成部具有倍增電路，該倍增電路輸入所述第1時鐘，并對該第1時鐘進行倍增后輸出。
5.根據(jù)權(quán)利要求1～4中任意一項所述的時鐘控制電路，其特征在于，
所述時鐘生成部具有分頻電路，該分頻電路輸入所述第1時鐘，并對該第1時鐘進行分頻后輸出。
6.一種發(fā)送機，其特征在于具有：
時鐘生成部，其通過對基準時鐘的頻率進行擴頻來生成調(diào)制度大的第1時鐘、和調(diào)制度比該第1時鐘小的第2時鐘，并輸出所生成的所述第1時鐘和所述第2時鐘；
FIFO部，其輸入從所述時鐘生成部輸出到外部電路并從該外部電路輸出的所述第1時鐘、在所述外部電路中與所述第1時鐘同步輸出的并行數(shù)據(jù)信號、以及從所述時鐘生成部輸出的所述第2時鐘，并將所述并行數(shù)據(jù)信號與所述第2時鐘同步輸出；以及
串行傳輸信號生成部，其輸入從所述FIFO部與所述第2時鐘同步輸出的所述并行數(shù)據(jù)信號，并將該并行數(shù)據(jù)信號轉(zhuǎn)換為串行數(shù)據(jù)信號后輸出。
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