[實用新型]音頻SOC芯片的高效低功耗DMA的IP結構

有效

• 申請號: 200920183423.6
• 申請日: 2009-10-26
• 公開（公告）號: CN201583943U
• 公開（公告）日: 2010-09-15
• 發明（設計）人: 廖裕民
• 申請（專利權）人: 福州瑞芯微電子有限公司
• 主分類號: G06F13/28
• 分類號: G06F13/28
• 代理公司: 福州市鼓樓區京華專利事務所(普通合伙) 35212
• 代理人: 翁素華

【技術領域】

本實用新型涉及一種多媒體芯片，特別涉及一種音頻SOC芯片的高效低功耗DMA的IP結構。

【背景技術】

隨著微電子技術的飛速發展，集成電路規模按照摩爾定律飛速提高，片上系統(System?On?Chip，簡稱SOC)技術成為國際超大規模集成電路的發展趨勢。在SOC系統設計中，為了能夠快速、穩定的形成產品，IP(InternetProtocol網絡之間互連的協議)核積累和復用技術逐漸成為各個芯片廠商的首選。在這樣的背景下，IP復用技術成為了集成電路設計的一個重要分支，很多設計廠商在購買其它公司的IP核的同時，也越來越重視本公司的IP核設計和積累。

DMA(Direct?Memory?Access存儲器直接訪問)控制器的功能與結構是由本單位特定的系統結構決定的。但是作為IP而言，DMA控制器又要有其一般性。DMA是指外部設備直接對計算機存儲器進行讀寫操作的I/O方式。這種方式下數據的讀寫無需CPU執行指令，也不經過CPU內部寄存器，而是利用系統的數據總線，由外設直接對存儲器寫入或讀出，從而達到極高的傳輸速率。現在DMA也可以在內存之間或是外設之間直接進行數據操作。

DMA技術的重要性在于，利用它進行數據存取時不需要CPU進行干預，可提高系統執行應用程序的效率。利用DMA傳送數據的另一個好處是數據直接在源地址和目的地址之間傳送，不需要是中間媒介。通用的DMA控制器應具有以下功能：

1.編程設定DMA的傳輸模式及其所訪問內存的地址區域；

2.屏蔽或接受外設或軟件的DMA請求，當有多個設備同時請求時，還要進行優先級排隊，首先響應最高級的請求；

3.向CPU或總線仲裁設備提出總線請求；

4.接收總線響應信號，接管總線控制；

5.在DMA控制器的管理下實現外設和存儲器、外設和外設之間、或存儲器和存儲器之間的數據直接傳輸。

總而言之，DMA控制器一方面可以接管總線，直接在I/O接口和存儲器之間進行讀寫操作，即可以像CPU一樣視為總線的主設備，這是DMA與其它外設最根本的區別；另一方面，作為一個I/O器件，其DMA控制功能正式通過初始化編程來設置的，當CPU對其寫入或讀出時，它又和其它的外設一樣成為總線的從屬器件。

由于市場的細分，慢慢出現視頻或者音頻專用的SOC多媒體芯片，視頻處理芯片更側重于數據搬移效率，而音頻專用芯片更注重于成本和功耗，而現在的DMA多是通用型DMA，可以用于多種場合，但是沒有針對硅片面積和功耗要求十分嚴格的音頻多媒體芯片的DMA設計。如果將現有的通用DMA直接用于音頻專用芯片，將會使功耗過大，面積成本過高；而且沒有針對音頻的快速配置也會造成配置繁瑣，效率低下，如圖1所示：在使用dma前，通常需要對其進行初始化配置，至少要進行初始化的寄存器有起始地址，目標地址，傳輸數量，傳輸模式等多個寄存器，而且每個寄存器的配置通過總線配置通常需要4個或者更多的時鐘周期。一次標準的DMA傳輸任務配置至少包含傳輸源地址、傳輸目標地址、傳輸數據的總長度、傳輸數據的位寬，傳輸時使用的burst類型(突發傳輸類型)，在配置這些值的時候，用戶只能通過slave(從盤)端口一個接一個的配置，按照正常情況下對一個值的寄存器進行一次slave的配置從申請總線到配置完畢需要4個節拍，那么配置五個寄存器則需要20個節拍，從而造成傳輸效率低下。

【實用新型內容】

本實用新型要解決的技術問題，在于提供一種音頻SOC芯片的高效低功耗DMA的IP結構，針對音頻SOC進行設計，在減少面積和功耗的同時保持了高效率的傳輸，以適應將來芯片發展的潮流。

本實用新型是這樣實現的：一種音頻SOC芯片的高效低功耗DMA的IP結構，包括復數個通道，每個通道包括一通道讀寫控制器，其特征在于：該復數個通道均連接至同一個FIFO(First?Input?First?Output，先進先出的數據緩存器)。

本實用新型的上述技術方案還包括一個寄存器、一AHBy?slave(系統總線從盤)端口和一SLAVE端口；所述AHBy?slave端口通過SLAVE端口分別與所述復數個通道的讀寫控制器連接，所述寄存器再連接至所述SLAVE端口。

本實用新型的上述技術方案還包括一個DMA通路選通器、至少兩個AHB(Advanced?High?performance?Bus，系統總線)master(主盤)端口、以及一總時序控制器；所述DMA通路選通器分別與復數個通道及至少兩個AHB?master端口連接。