[實用新型]全硬件時間同步裝置

有效

• 申請?zhí)枺?/td>: 200920085598.3
• 申請日: 2009-05-11
• 公開（公告）號: CN201616004U
• 公開（公告）日: 2010-10-27
• 發(fā)明（設(shè)計）人: 周海斌;董旭東;付毅
• 申請（專利權(quán)）人: 武漢國電武儀電力自動化設(shè)備有限公司
• 主分類號: G04G7/02
• 分類號: G04G7/02;G06F1/12;H04L29/02;H04L7/00
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• 代理人: 暫無信息

所屬技術(shù)領(lǐng)域

本實用新型涉及一種完全用硬件實現(xiàn)多種時鐘源選擇、解碼，然后編碼輸出脈沖、串口、IRIG-B、DCF77等標準對時信號的時間同步裝置。

背景技術(shù)

一個系統(tǒng)，如變電站自動化系統(tǒng)，由分布的多個數(shù)據(jù)采集裝置組成，數(shù)據(jù)分析及綜合應(yīng)用要求系統(tǒng)內(nèi)各裝置的時鐘保持一致，從而保證各裝置數(shù)據(jù)記錄時標的一致，為此，系統(tǒng)內(nèi)需要配置一個接收基準時鐘源轉(zhuǎn)換輸出標準對時信號的時間同步裝置。

傳統(tǒng)的時間同步裝置采用微處理器實現(xiàn)時鐘源信號的選擇、解碼和輸出信號的編碼，由于裝置按程序運行，存在以下問題：

1)在強電磁干擾環(huán)境下，程序指針可能受到干擾跑飛，裝置會因為復位而短暫失效；

2)輸入到輸出的延時不固定，難以準確補償，輸出精度的穩(wěn)定性較差。

發(fā)明內(nèi)容

為了克服上述傳統(tǒng)的時間同步裝置的不足，本實用新型提出了一種全硬件時間同步裝置，采用現(xiàn)場可編程門陣列FPGA芯片實現(xiàn)時間信號的解碼、編碼以及基準源的選擇和切換。

本實用新型解決其技術(shù)問題所采用的技術(shù)方案是：全硬件時間同步裝置包括：母板、電源插件、光纖插件、主時鐘插件、守時插件和至少一個擴展輸出插件。各插件與母板相連，通過母板進行信號傳遞和電源供給。

主時鐘插件采用FPGA芯片構(gòu)建硬件解碼電路。主時鐘插件包括，衛(wèi)星接收模塊(4)、UTC信號解碼器(5)、IRIG-B碼解碼器(6)、輸出信號編碼器(7)和監(jiān)控模塊(8)。其中FPGA芯片內(nèi)部包括UTC信號解碼器(5)、IRIG-B碼解碼器(6)、輸出信號編碼器(7)和監(jiān)控模塊(8)。

全硬件時間同步裝置運行時，衛(wèi)星接收模塊(4)將接收的UTC信號發(fā)送給FPGA芯片，F(xiàn)PGA芯片按規(guī)定的時序和邏輯進行解碼，然后，按IRIG_B、1PPS、TXD、DCF77要求的時序和邏輯進行編碼，最后經(jīng)擴展插件驅(qū)動、隔離后輸出一定數(shù)量的標準時鐘信號。

作為上述方案的進一步完善和補充，本方案除衛(wèi)星接受模塊輸出的信號為主時鐘信號外，F(xiàn)PGA還接入了串口脈沖信號、電/光輸入的IRIG-B碼信號作為備用時鐘信號。這些信號接入后，首先進行解碼，然后進行有效性分析。當衛(wèi)星接收系統(tǒng)出現(xiàn)故障時，F(xiàn)PGA根據(jù)優(yōu)先級別選擇確定某一有效信號為基準時鐘信號。

本實用新型的有益效果是：(1)FPGA內(nèi)部的時序和邏輯關(guān)系，在加電時配置完成，提高了裝置的抗干擾能力和可靠性。(2)FPGA芯片按固定的時序和邏輯工作，輸入到輸出的延時確定，可以實現(xiàn)準確補償，輸出精度的穩(wěn)定性好。

附圖說明

下面結(jié)合附圖和實施例對本實用新型進一步說明。

圖1是變電站時間同步系統(tǒng)構(gòu)架框圖。

圖中，1主時間同步裝置，2擴展時間同步裝置，3光纖通道

圖2是全硬件時間同步裝置原理圖。

圖中，4.GPS衛(wèi)星接收模塊，5.UTC信號解碼器，6.IRIG-B碼解碼器，7.輸出信號編碼器，8.監(jiān)控模塊，9.IRIG-B碼信號輸入(測試)，10.串口脈沖(測試)，11.光纖IRIG-B碼輸入，12.后備時鐘輸入，13.LED顯示北京時間，14.時脈沖輸出，15.秒脈沖輸出，16.分脈沖輸出，17.串口輸出，18.IRIG-B輸出，19.DCF77輸出，20.時間失步告警輸出，21.裝置失電告警輸出。

圖3是實施例的結(jié)構(gòu)布置圖。

圖中，22.光纖插件，23.主時鐘插件，24.守時插件，25.脈沖插件，26.AC?B碼插件，27.串口插件，28.DC?B碼插件，29.DCF77碼插件，30.綜合插件，31.電源插件，32.時間顯示屏，33.狀態(tài)顯示燈。

具體實施方式

在圖2中，以GPS衛(wèi)星接收模塊(4)的輸出作為主時鐘源信號，采用Altera公司Cyclone?II系列的EP2C5T144FPGA芯片構(gòu)建主時鐘插件。FPGA內(nèi)部包括UTC信號解碼器(5)、IRIG-B碼解碼器(6)、輸出信號編碼器(7)、監(jiān)控模塊(8)幾個部分，其中，

UTC信號解碼器(5)實現(xiàn)GPS衛(wèi)星接收模塊(4)輸出的UTC信號解碼；

IRIG-B碼解碼器(6)完成外部輸入的IRIG-B碼的信號解碼；

輸出信號編碼器(7)對內(nèi)部基準的時間信息進行編碼，輸出IRIG_B、1PPS、TXD、DCF77多種對時信號；

監(jiān)控模塊(8)監(jiān)視各輸入信號的有效性，并按優(yōu)先級別，選擇確定哪一個輸入作為基準時鐘源。

裝置上電時，主時鐘插件的FPGA將EEPROM中的數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA按設(shè)定的時序和邏輯運行。一般情況下，以GPS衛(wèi)星接收模塊(4)輸出的信號為基準信號，由FPGA按輸入信號的時序和邏輯進行解碼，然后，按IRIG?B、1PPS、TXD、DCF77要求的時序和邏輯進行編碼，最后經(jīng)母板傳送信號到擴展插件，經(jīng)擴展插件驅(qū)動、隔離后輸出一定數(shù)量的標準時鐘信號。當GPS衛(wèi)星接收系統(tǒng)出現(xiàn)故障時，F(xiàn)PGA根據(jù)優(yōu)先級別選擇某一有效輸入信號為基準時鐘信號。