[實用新型]集成電路芯片結構

無效

• 申請號: 200920002913.1
• 申請日: 2009-01-16
• 公開（公告）號: CN201336308Y
• 公開（公告）日: 2009-10-28
• 發明（設計）人: 任翀
• 申請（專利權）人: BCD半導體制造有限公司
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L23/485
• 代理公司: 上海智信專利代理有限公司
• 代理人: 王 潔

技術領域

本實用新型涉及集成電路芯片制造領域，且特別涉及一種集成電路芯片結構。

背景技術

通常，集成電路芯片都需要單獨占用芯片面積的用于封裝鍵合的壓焊金屬區，即一般壓焊金屬區下，不能放置有源器件，特別是對單層金屬和雙層金屬的集成電路而言。請參考圖1，圖1所示為現有技術集成電路芯片結構示意圖。半導體襯底10上沉積有絕緣層20，絕緣層20可為SiO₂介質層，絕緣層20上沉積有間隔分布的Al金屬層30作為壓焊金屬層，上述結構上沉積有鈍化層40，鈍化層40上具有光刻形成的間隔分布的壓焊點50，可見，壓焊金屬層30下只有絕緣層20和半導體襯底10，而無有源器件，壓焊金屬層30上有鈍化層40。

隨著集成電路芯片技術的發展，功率管的應用越來越廣泛，對于功率管的參數要求也越來越高。將功率管集成到電路中時，會產生功率管需要厚的金屬層而電路的其他部分僅需薄的金屬層的矛盾。制作厚的金屬層需要較大尺寸的設計規則(線寬/間距)，從而增加了芯片面積，這與芯片日趨小型化的要求背道而馳，同時由于芯片尺寸的增大勢必減少同一晶圓片上可生產的芯片數量，降低了產量并提高了生產成本。在現有技術中也可以采用多層金屬的方法來解決功率管金屬厚度的問題，但這樣需要至少增加兩個光刻層次。以上方法不僅帶來了成本的增加，也由于工藝的限制，很難將單層金屬的厚度做到4um以上。

為降低封裝成本，用銅線替代金線進行封裝時，由于銅鍵合需要更高的鍵合功率，壓焊金屬區的金屬厚度必須達到3um以上，然而現有技術同樣面臨需要厚金屬層的要挑戰。

實用新型內容

本實用新型提出一種集成電路芯片結構，通過增加一次光刻層次和使用電鍍金屬技術，能夠有效增加功率器件和壓焊區域的局部金屬層的厚度，從而減少芯片面積，使用銅封裝技術，降低集成電路的生產成本。

為了達到上述目的，本實用新型提出一種集成電路芯片結構，其包括：

半導體襯底；

N型或P型摻雜區，多晶硅，絕緣層和多層金屬布線等結構，制作在所述半導體襯底上；

鈍化層，沉積在上述結構上，其具有多個光刻形成的連接孔

多個頂層金屬區域，電鍍形成于所述多個連接孔上，

其中所述多個第二金屬區域下部具有阻擋層，上部具有保護層。

進一步的，所述阻擋層為Ti、TiN、Ta或TaN層。

進一步的，所述阻擋層的厚度為300埃～3000埃。

進一步的，所述多個第二金屬區域為銅金屬層。

進一步的，所述多個第二金屬區域的厚度為3μm～50μm。

進一步的，所述保護層包括Ni金屬層和Sn或Au金屬層。

進一步的，所述保護層的厚度為500埃～5000埃。

本實用新型提出的集成電路芯片結構，在通常集成電路鈍化工藝后，通過增加一次光刻層次和使用銅電鍍工藝，將3um-50um的厚銅金屬層制備在集成電路芯片上。當其用作芯片的壓焊金屬時，既可以在厚銅壓焊金屬區下放置有源器件，也可以直接用銅線封裝。當其用作加厚功率管的金屬時，可以使金屬層的電阻減少，從而減小功率管的面積。總之，采用厚銅金屬層可以縮小芯片面積和降低封裝成本，從而降低集成電路成本。

附圖說明

圖1所示為現有技術的集成電路芯片結構示意圖。

圖2所示為本實用新型較佳實施例的集成電路芯片結構示意圖。

圖3所示為本實用新型較佳實施例的功率管的平面圖。

圖4所示為本實用新型較佳實施例的功率管的剖面圖。

具體實施方式

為了更了解本實用新型的技術內容，特舉具體實施例并配合所附圖式說明如下。

本實用新型提出一種集成電路芯片結構，其能夠有效增加功率器件局部金屬層的厚度，而不需要增大芯片尺寸也不需要增加光刻層次，降低了生產成本。

請參考圖2，圖2所示為本實用新型較佳實施例的集成電路芯片結構示意圖。本實用新型提出的集成電路芯片結構，其包括：半導體襯底100；絕緣層110，沉積在所述半導體襯底100上；多個第一金屬區域120，具有間隔地沉積在所述絕緣層110上；鈍化層130，沉積在上述結構上，其具有多個光刻形成的連接孔140連接于所述多個第一金屬區域120；多個第二金屬區域150，電鍍形成于所述多個連接孔140上，其中所述多個第二金屬區域150下部具有阻擋層160，上部具有保護層170。