[發明專利]時序改善電路

無效

• 申請號: 200910302891.5
• 申請日: 2009-06-03
• 公開（公告）號: CN101908878A
• 公開（公告）日: 2010-12-08
• 發明（設計）人: 陳齊杰
• 申請（專利權）人: 鴻富錦精密工業（深圳）有限公司;鴻海精密工業股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;G06F1/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種時序改善電路，特別是一種電腦關機時序改善電路。

背景技術

PC(Personal?Computer，個人電腦)電源不僅輸出電壓，還要與主板有信號聯系，兩者在時間次序上有一定的關系，稱作時序。時序是電源與主板良好配合的重要條件，也是導致電腦無法正常開關機，以及電源與主板不兼容的最常見原因。

時序中最重要的是電源輸出電壓(3V、5V、12V等)與P.G(Power?good，電源良好)信號及PSON#(Power?On，開啟電源)信號之間的關系。P.G信號由電源控制，代表電源是否準備好，PSON#信號則由主板控制，表示是否要開機。

電腦開關機的工作過程如下：電源在交流線通電后，輸出一個電壓+5VSB(備份電源)到主板，主板上的少部分線路開始工作，并等待開機的操作，這叫做待機狀態；當按下主機開關時，主板就把PSON#信號變成低電平(0V～0.8V)，電源接到低電平的PSON#信號后開始啟動并產生所有的輸出電壓，在所有輸出電壓正常建立后的0.1～0.5秒內，電源將會把P.G信號變成高電平(2.4V～5.25V)傳回給主板，表示電源已經準備好，然后主板開始啟動和運行

正常關機時，主板在完成所有關機操作后，把PSON#信號恢復成高電平(2V～5.25V)，電源關閉所有輸出電壓和P.G信號，只保留+5VSB輸出，整個主機又恢復到待機狀態。當非正常關機時，主板無法給出關機信號，此時電源會探測到交流電斷電，并把P.G信號變為低電平(0V～0.4V)通知主板，主板立刻進行硬件的緊急復位，以保護硬件不會受損。

當PSON#信號恢復成高電平之后，主板電源接口輸出低電平的P.G信號給南橋、北橋，以通知主板的芯片組在保存數據后再關閉電源，以免導致數據丟失。但是由于P.G信號在PSON#信號恢復成高電平之后跳變為低電平存在延時，可能在南橋、北橋的電源關閉后低電平的P.G信號才傳送到所述南橋、北橋，導致關機時序不良、數據丟失等后果。

發明內容

鑒于以上內容，有必要提供一種時序改善電路。

一種時序改善電路，包括一第一信號傳送電路，所述第一信號傳送電路將電源良好信號傳送至主板上的芯片組，電腦關機時，所述電源良好信號在休眠控制信號跳變為低電平后經過延時跳變為低電平，所述時序改善電路還包括一發送所述休眠控制信號的第二信號傳送電路，在所述延時時間內，所述第二信號傳送電路將低電平的休眠控制信號傳送至所述芯片組用于接收所述電源良好信號的接口。

相較于現有技術，本發明時序改善電路利用所述第二信號傳送電路使跳變為低電平的休眠控制信號先于所述電源良好信號傳送至所述芯片組，加快了信號傳輸時間，以提前通知所述芯片組進行后續動作，改善電腦關機時序。

附圖說明

圖1是本發明較佳實施方式時序改善電路的組成框圖。

圖2是本發明較佳實施方式時序改善電路的電路圖。

圖3是SLP_S3#信號、PSON#信號及P.G信號的時序圖。

具體實施方式

請參閱圖1，本發明時序改善電路較佳實施方式包括一第一信號傳送電路10、一第二信號傳送電路20及一非門組合電路30。所述第一信號傳送電路10的輸入端接入由Super?I/O(圖未視)發出的P.G信號，所述第二信號傳送電路20輸入端接入SLP_S3#信號(S3休眠控制信號)，所述第一信號傳送電路10及所述第二信號傳送電路20均通過所述非門組合電路30連接至北橋芯片組40及南橋芯片組50用于接收所述P.G信號的接口(P.G引腳)。

請參閱圖2，所述第一信號傳送電路10包括一第一晶體管Q1及一第二晶體管Q2(均為NPN型三極管)。所述第一晶體管Q1的基極B1通過一電阻B1連接至所述P.G信號，集電極C1通過一電阻R2接正5V的備份電源(+5VSB)，發射極E1接地。所述第二晶體管Q2的基極B2與所述第一晶體管Q1的集電極C1相連，集電極C2通過一電阻R3接一正3.3V的備份電源(+3.3VSB)并與所述非門組合電路30的輸入端相連，發射極E2接地。

所述第二信號傳送電路20包括一第三晶體管Q3及一第四晶體管Q4，所述第三晶體管Q3為NPN型三極管，所述第四晶體管Q4為N溝道增強型MOS管。所述第三晶體管Q3的基極B3通過一電阻R4連接至所述SLP_S3#信號，集電極C3通過一電阻R5接正5V的備份電源(+5VSB)，發射極E3接地。所述第四晶體管Q4的柵極G與所述第三晶體管Q3的集電極C3相連，漏極D與所述第二晶體管Q2的集電極C2及所述非門組合電路30的輸入端相連，源極S接地。