[發(fā)明專利]時序改善電路

無效

• 申請?zhí)枺?/td>: 200910302891.5
• 申請日: 2009-06-03
• 公開（公告）號: CN101908878A
• 公開（公告）日: 2010-12-08
• 發(fā)明（設計）人: 陳齊杰
• 申請（專利權）人: 鴻富錦精密工業(yè)（深圳）有限公司;鴻海精密工業(yè)股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;G06F1/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種時序改善電路，包括一第一信號傳送電路，所述第一信號傳送電路將電源良好信號傳送至主板上的芯片組，電腦關機時，所述電源良好信號在休眠控制信號跳變?yōu)榈碗娖胶蠼?jīng)過延時跳變?yōu)榈碗娖剑涮卣髟谟冢核鰰r序改善電路還包括一發(fā)送所述休眠控制信號的第二信號傳送電路，在所述延時時間內(nèi)，所述第二信號傳送電路將低電平的休眠控制信號傳送至所述芯片組用于接收所述電源良好信號的接口。

2.如權利要求1所述的時序改善電路，其特征在于：所述時序改善電路還包括一非門組合電路，所述非門組合電路包括兩個串接的非門，所述第一信號傳送電路及第二信號傳送電路均通過所述非門組合電路接至所述芯片組。

3.如權利要求2所述的時序改善電路，其特征在于：所述第一信號傳送電路包括一第一晶體管及一第二晶體管，所述第一晶體管及所述第二晶體管均為為NPN型三極管。

4.如權利要求3所述的時序改善電路，其特征在于：所述第一晶體管的基極接入所述電源良好信號，所述第一晶體管的集電極接一備份電源，所述第一晶體管的發(fā)射極接地；所述第二晶體管的基極與所述第一晶體管的集電極相連，所述第二晶體管的集電極接另一備份電源并與所述非門組合電路的輸入端相連，所述第二晶體管的發(fā)射極接地。

5.如權利要求4所述的時序改善電路，其特征在于：所述第二信號傳送電路包括一第三晶體管及一第四晶體管，所述第三晶體管接入所述休眠控制信號，所述第四晶體管連接于所述第三晶體管及所述非門組合電路之間。

6.如權利要求5所述的時序改善電路，其特征在于：所述第三晶體管為NPN型三極管，所述第三晶體管的基極接所述休眠控制信號，集電極接所述備份電源，發(fā)射極接地。

7.如權利要求6所述的時序改善電路，其特征在于：所述第四晶體管為N溝道增強型MOS管，其柵極與所述第三晶體管的集電極相連，漏極與所述第二晶體管的集電極相連，源極接地。

8.如權利要求7所述的時序改善電路，其特征在于：所述非門組合電路的輸入端與所述第二晶體管的集電極及所述第三晶體管的漏極相連，輸出端與所述芯片組用于接收所述電源良好信號的接口相連。

9.如權利要求1所述的時序改善電路，其特征在于：所述芯片組為北橋芯片組及南橋芯片組。