[發明專利]MOSFET結構及其制作方法

有效

• 申請號: 200910244516.X
• 申請日: 2009-12-30
• 公開（公告）號: CN102117750A
• 公開（公告）日: 2011-07-06
• 發明（設計）人: 朱慧瓏;尹海洲;駱志炯;梁擎擎
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265;H01L29/78;H01L29/24;H01L29/10
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 倪斌

技術領域

本申請一般地涉及半導體器件及其制作領域，更為具體地，涉及一種MOSFET(金屬氧化物半導體場效應晶體管)結構及其制作方法。

背景技術

隨著半導體技術的發展，晶體管尺寸不斷縮小，器件和系統的速度隨之提高。當晶體管溝道縮短到一定程度，就會出現短溝道效應，從而造成漏電流變大、開關效率降低、耗電和發熱量增大。因此，這種幾何尺寸一旦超出某個限制值，就會導致整個器件的功能完全崩潰。

有鑒于此，需要提供一種新穎的金屬氧化物半導體場效應晶體管(MOSFET)結構及其制作方法，以便有效應對器件尺寸減小帶來的問題特別是短溝道效應，并提高晶體管單位長度的導通電流。

發明內容

鑒于上述問題，本發明的目的在于提供一種金屬氧化物半導體場效應晶體管(MOSFET)結構及其制作方法，該MOSFET能夠克服器件尺寸減小帶來的限制，特別是能夠克服短溝道效應。

根據本發明的一個方面，提供了一種制作金屬半導體氧化物場效應晶體管的方法，包括：提供半導體襯底；在半導體襯底上形成偽柵極；形成源/漏區；對偽柵極進行選擇性刻蝕，直至將要形成溝道的位置；以及在將要形成溝道的位置處外延生長溝道層，并在溝道層上形成柵極，其中，所述溝道層包括高遷移率材料。

優選地，所述高遷移率材料包括Ge原子百分比為50～100％的SiGe。

優選地，該方法還包括：在形成偽柵極之前，在半導體襯底上形成溝道預備層。對偽柵極進行選擇性刻蝕直至將要形成溝道的位置包括：選擇性刻蝕偽柵極，并繼續刻蝕溝道預備層，直至露出半導體襯底的表面。

優選地，所述溝道預備層包括Ge原子百分比為5～15％的SiGe。

優選地，形成源/漏區包括：以偽柵極為掩模，進行源/漏延伸區注入；在偽柵極側壁形成側壁間隔物；在側壁間隔物兩側將要形成源/漏區的部位進行刻蝕，直至進入半導體襯底一定深度；在刻蝕后的半導體襯底上外延生長源/漏材料層，選擇該源/漏材料層的材料使得其向溝道層施加應力；以及對源/漏材料層進行摻雜，以形成源/漏區。

優選地，所述源/漏材料層包括Ge原子百分比為20～70％的SiGe。

可選地，所述源/漏材料層包括C原子百分比為0.2～2％的Si:C。

優選地，在半導體襯底上形成偽柵極的步驟包括：在溝道預備層上依次形成偽柵極絕緣層、偽柵極主體層、偽柵極刻蝕停止層和覆蓋層；以及對偽柵極主體層、偽柵極刻蝕停止層和覆蓋層進行構圖，使其成形為偽柵極。

可選地，對偽柵極進行選擇性刻蝕包括：在形成有偽柵極、源/漏區的半導體襯底上依次沉積拋光停止層和刻蝕停止層；對刻蝕停止層進行拋光，直至到達拋光停止層；對刻蝕停止層進行進一步回蝕；以偽柵極刻蝕停止層和刻蝕停止層為刻蝕停止層，刻蝕掉覆蓋層；依次刻蝕偽柵極刻蝕停止層、偽柵極主體層、偽柵極絕緣層、溝道預備層，直至露出半導體襯底的表面。

優選地，外延生長溝道層包括：在露出的半導體襯底表面上外延生長溝道層。

優選地，該方法還包括：在外延生長溝道層之后且在溝道層上形成柵極之前，進行淺阱注入。

可選地，該方法還包括：在外延生長溝道層之前，進行淺阱注入。

優選地，在溝道層上形成柵極包括：在溝道層上沉積高k材料層；以及在高k材料層上沉積金屬，以形成金屬柵極。

優選地，所述高k材料包括Al₂O₃、HfO₂、ZrO₂、La₂O₃、ZAZ、TiO₂和STO組成的組中至少一種。

優選地，所述金屬包括TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x、MoN_x、TiSiN、TiCN、TaAIC、TiAIN、TaN、PtSi_x、Ni₃Si、Pt、Ru、Ir、Mo、HfRu、RuO_x和W組成的組中至少一種。

優選地，該方法還包括：在形成柵極之后，在整個半導體襯底上沉積保護層。

優選地，該方法在沉積保護層之后還包括：在源/漏區形成接觸孔，接觸孔底部進入源/漏材料層中；在接觸孔底部沉積金屬層，使該金屬層與源/漏材料層發生硅化反應，生成硅化物層，并去除未反應的金屬層；在接觸孔底部和側壁沉積擴散阻擋層；以及在接觸孔中填充金屬，以形成源/漏接觸部。