[發(fā)明專利]用于形成觸點(diǎn)的方法及封裝的集成電路組件

無效

• 申請?zhí)枺?/td>: 200910225232.6
• 申請日: 2002-08-26
• 公開（公告）號: CN101714516A
• 公開（公告）日: 2010-05-26
• 發(fā)明（設(shè)計(jì)）人: 弗羅瑞恩·比克;竹金·雷比
• 申請（專利權(quán)）人: 肖特股份公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L21/768;H01L21/50;H01L23/482;H01L23/52;H01L25/00;H01L31/02;H01L31/18
• 代理公司: 中國國際貿(mào)易促進(jìn)委員會(huì)專利商標(biāo)事務(wù)所 11038
• 代理人: 李勇

本發(fā)明是申請?zhí)枮?2816578.0，申請日為2002年8月26日，發(fā)明名稱為“用于形成觸點(diǎn)的方法及封裝的集成電路組件”的發(fā)明專利申請的分案申請。

本發(fā)明涉及一種符合權(quán)利要求1所述技術(shù)特征的、產(chǎn)生用于集成在基質(zhì)材料中的至少一個(gè)元件的電觸點(diǎn)連接的方法，還涉及一種符合權(quán)利要求29所述技術(shù)特征的、將至少一個(gè)元件安裝到外殼中的方法，還涉及一種符合權(quán)利要求64所述技術(shù)特征的、帶有觸點(diǎn)連接的裝置，所述裝置包括集成在基質(zhì)材料中的至少一個(gè)元件，還涉及一種符合權(quán)利要求40的生產(chǎn)具有三維結(jié)構(gòu)的集成電路的方法和符合權(quán)利要求68的集成電路配置。

在已知的方法中，半導(dǎo)電材料芯片上或者與半導(dǎo)電材料晶片相連接的元件或集成電路設(shè)置有一個(gè)外殼以及電連接觸點(diǎn)。如果開始安裝芯片或集成電路，并且芯片的接觸區(qū)域與伸向外部的外殼觸點(diǎn)相連接，而該設(shè)置仍連接到晶片，則這種類型的安裝方法通常被稱為“晶片級封裝工藝”。

現(xiàn)有技術(shù)中有許多這樣的方法。這些方法的基礎(chǔ)通常在于，與芯片上或集成電路中的接觸區(qū)域的連接可以直接形成，例如在存儲器片的情況下這是沒有問題的。

然而，這些方法沒有考慮到在安裝狀態(tài)下，例如在帶有集成傳感器或光學(xué)元件的芯片的情況下，例如在印刷電路板上的光學(xué)活性表面必須保持清潔。

為此，WO99/40624公開了一種方法，試圖解決上述問題，其中將位于活性元件處的連接觸點(diǎn)從具有活性的一側(cè)引向晶片或芯片的相反的下側(cè)。被向下引導(dǎo)的連接觸點(diǎn)的其他連接可以通過已知的方法來實(shí)現(xiàn)。此外，在“Wafer?Level?Chip?Scale?Packaging：Benefits?forIntegrated?Passive?Devices”，Clearfield，H.M.；Young，J.L.；Wijeyesekera，S.D.；Logan，E.A.；IEEE?Transactions?on?AdvancedPackaging，第23卷，第2期，第247-251頁中描述了一種類似的方法。

上述方法的特征在于，在晶片具有光學(xué)活性的上側(cè)面敷設(shè)了玻璃保護(hù)層之后，沿著晶片的下側(cè)面形成了溝道，這些溝道將晶片劃分成獨(dú)立的芯片區(qū)域。在形成溝道的過程中，晶片具有活性的側(cè)面上的、分別位于兩個(gè)芯片之間的過渡區(qū)域中的連接觸點(diǎn)位置被分開，從而被暴露在溝道中。在溝道形成之后，為了對晶片或芯片進(jìn)行完全的封裝，將一塊玻璃板粘合到溝道上方，并且以適當(dāng)?shù)姆椒▉砬懈畈ＡО澹沟镁瑑?nèi)的溝道和連接觸點(diǎn)位置可以再次自由地接觸到。然后，在已經(jīng)形成的溝道內(nèi)沉積出接觸軌道，從而可以實(shí)現(xiàn)連接觸點(diǎn)位置的接觸，并且可以在封裝后的芯片的背面上設(shè)置觸點(diǎn)。

盡管所建議的方法實(shí)現(xiàn)了從芯片或晶片的具有活性的前表面至非活性的背面的連接觸點(diǎn)的所謂貫穿接觸(through-contact)，然而其中出現(xiàn)了很多明顯的缺點(diǎn)，使得按照所要求保護(hù)的方法生產(chǎn)的芯片非常昂貴。此外，用已知方法產(chǎn)生的溝道比標(biāo)準(zhǔn)劃分或切割晶片時(shí)得到的正常溝道要寬得多。其結(jié)果是，芯片或集成電路之間的間距必須相當(dāng)大，這樣為較少的芯片留出了晶片空間。由于這個(gè)原因，用已知的方法從晶片或半導(dǎo)電材料片得到芯片的產(chǎn)量相當(dāng)?shù)?。此外，所建議的生產(chǎn)工藝還相當(dāng)費(fèi)時(shí)。一方面，這是因?yàn)闇系辣仨毎凑枕樞蚰タ坛鰜?，另一方面，這是由于在形成溝道時(shí)切割刀具只能在相當(dāng)慢的進(jìn)給速度下工作。除此之外，必需的切割刀具非常昂貴。WO99/40624中所述方法的另外一個(gè)主要問題在于，當(dāng)溝道被刻開時(shí)，通過分割將連接觸點(diǎn)暴露出來。這種對連接觸點(diǎn)的分割所需的尺寸精度水平很高，否則至少一部分觸點(diǎn)可能會(huì)被破壞。然而，即使實(shí)現(xiàn)了連接觸點(diǎn)的精確切割，要用這種方式暴露出來的連接觸點(diǎn)形成觸點(diǎn)連接也是很困難的。其原因尤其在于，根據(jù)現(xiàn)有技術(shù)形成的接觸是通過將接觸軌道沉積到溝道內(nèi)壁上來實(shí)現(xiàn)的，所述溝道內(nèi)壁在晶片中是傾斜的，均勻的、面向目標(biāo)的沉積只能垂直于沉積方向進(jìn)行。與芯片形成貫穿接觸的其他方法還在“Future?Systems-on-Silicon?LSI?Chips”，Koyanagi，M；Kurino，H；Lee，K.W.；Sakuma，K，IEEE?Micro，1998年七月至八月刊，第17-22頁，WO98/52225和DE?19746641中進(jìn)行了描述。但是這些方法并不適用于光學(xué)芯片的封裝。

考慮到所述背景技術(shù)，本發(fā)明所基于的目標(biāo)是避免現(xiàn)有技術(shù)中的上述缺點(diǎn)，以通過這種方法提供一種尤其在對光學(xué)芯片進(jìn)行封裝的過程中用于形成電觸點(diǎn)連接的更廉價(jià)和更簡單的方法。

非常令人驚訝地，該目標(biāo)通過具有權(quán)利要求1所述技術(shù)特征的形成電觸點(diǎn)連接的方法實(shí)現(xiàn)。