[發(fā)明專利]嵌入式處理器片內(nèi)指令和數(shù)據(jù)推送裝置

無效

• 申請?zhí)枺?/td>: 200910218674.8
• 申請日: 2009-10-29
• 公開（公告）號: CN101697146A
• 公開（公告）日: 2010-04-21
• 發(fā)明（設(shè)計(jì)）人: 高德遠(yuǎn);鄭喬石;田杭沛;樊曉椏;張盛兵;王黨輝;魏廷存;黃小平;張萌;鄭然
• 申請（專利權(quán)）人: 西北工業(yè)大學(xué)
• 主分類號: G06F12/08
• 分類號: G06F12/08
• 代理公司: 西北工業(yè)大學(xué)專利中心 61204
• 代理人: 黃毅新

技術(shù)領(lǐng)域

本發(fā)明涉及一種指令和數(shù)據(jù)推送裝置，特別涉及嵌入式處理器片內(nèi)指令和數(shù)據(jù)推送裝置。

背景技術(shù)

文獻(xiàn)1“專利號為5778423的美國專利”公開了一種指令預(yù)取的裝置，該裝置通過預(yù)測分支目標(biāo)來預(yù)取新的指令，這樣可以提高性能。但是這種方法會增加上層存儲系統(tǒng)對下層存儲系統(tǒng)的請求次數(shù)，增加了數(shù)據(jù)的流量，而且也會受到分支誤預(yù)測的影響。該專利中還提到可以利用標(biāo)準(zhǔn)長度的指令中沒被使用的位來標(biāo)示出可能要跳轉(zhuǎn)到的地址，這種方法需要對部分指令的格式進(jìn)行修改，不但需要硬件的支持也需要軟件的支持。

文獻(xiàn)2“專利號為7246205B2的美國專利”公開了一種推送Cache的裝置，該裝置可以通過監(jiān)控系統(tǒng)的性能參數(shù)也可以通過監(jiān)控設(shè)備信用值來決定時候使用推送Cache操作。參照圖5。該裝置基于哈佛結(jié)構(gòu)的片內(nèi)Cache層次結(jié)構(gòu)，包括指令單元、Load/Store單元、一級指令Cache、一級數(shù)據(jù)Cache、缺失隊(duì)列、缺失隊(duì)列/寫回隊(duì)列、二級混合Cache，既沒有預(yù)取裝置也沒有推送裝置，在常見的處理器中被廣泛使用，例如AMD?Opteron、ARM的Cortex-48等。但是在這種結(jié)構(gòu)中，由于一級Cache的命中率較低，整個處理器的性能與有預(yù)取或推送的裝置的處理器相比性能較低。

參照圖6。文獻(xiàn)3“Improving?Direct-Mapped?Cache?Performance?by?the?Addition?of?a?SmallFully-Associative?Cache?and?Prefetch?Buffers，17^th?Annual?International?Symposium?on?ComputerArchitecture，PP364-373，1990，ISBN：0-8186-2047-1”公開了一種預(yù)取裝置，該裝置可以使高層次存儲系統(tǒng)(一級Cache)從低層次存儲系統(tǒng)中預(yù)取指令和數(shù)據(jù)，提高一級Cache的命中率，使處理器的性能得到提升。但是，該裝置導(dǎo)致高層存儲系統(tǒng)過多的進(jìn)行對低層次存儲系統(tǒng)的訪問操作。在哈佛結(jié)構(gòu)的存儲系統(tǒng)中，這個問題將導(dǎo)致過多的一級指令和數(shù)據(jù)Cache同時訪問二級混合Cache的沖突，降低數(shù)據(jù)預(yù)取的時效性，并增加了總線上數(shù)據(jù)傳輸?shù)牧髁俊ｎA(yù)取時效性的降低，導(dǎo)致處理器性能的損失，這種損失嚴(yán)重的時候可能會抵消預(yù)取帶來的性能提升。圖6給出了該文獻(xiàn)中提出的用于存放預(yù)取數(shù)據(jù)的stream?buffer和Cache連接的結(jié)構(gòu)，該結(jié)構(gòu)可以消除Cache污染問題。但是本文中的push?buffer被訪問時是所有行都一起并行被查詢，而不像stream?buffer只有最上面一行被查詢。另外文獻(xiàn)3中地址的計(jì)算由Stream?Buffer中的加法器來完成。

發(fā)明內(nèi)容

為了克服現(xiàn)有技術(shù)總線上數(shù)據(jù)流量大的不足，本發(fā)明提供一種嵌入式處理器片內(nèi)指令和數(shù)據(jù)推送裝置，利用一級Cache與二級Cache之間總線的空閑時間向一級Cache順序推送指令和數(shù)據(jù)。可以像預(yù)取一樣提高一級Cache的命中率、提高系統(tǒng)性能，克服預(yù)取帶來的影響，有效的減少一級數(shù)據(jù)和指令Cache同時訪問二級Cache的可能性，提高數(shù)據(jù)預(yù)取的時效性，并可以有效的減少總線上數(shù)據(jù)的流量。

本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案：一種嵌入式處理器片內(nèi)指令和數(shù)據(jù)推送裝置，包括指令單元、Load/Store單元、一級指令Cache、一級數(shù)據(jù)Cache、指令缺失隊(duì)列、數(shù)據(jù)缺失隊(duì)列、數(shù)據(jù)寫回隊(duì)列以及二級混合Cache，其特征在于：還包括推送地址保存和產(chǎn)生單元、推送時機(jī)控制單元、指令推送Buffer和數(shù)據(jù)推送Buffer，所述推送地址保存和產(chǎn)生單元包括指令推送地址寄存器、數(shù)據(jù)正向推送地址寄存器和數(shù)據(jù)反向推送地址寄存器，指令單元取指令時將地址同時發(fā)送到指令推送Buffer和一級指令Cache，指令推送Buffer和一級指令Cache都缺失時，地址被發(fā)送到二級混合Cache，二級混合Cache將所需的指令傳遞給一級指令Cache并用缺失地址更新指令推送地址寄存器；Load/Store單元存/取數(shù)據(jù)時將地址同時發(fā)送到數(shù)據(jù)推送Buffer和一級數(shù)據(jù)Cache，數(shù)據(jù)推送Buffer和一級數(shù)據(jù)Cache都缺失時，地址被發(fā)送到二級混合Cache，二級混合Cache將所讀到的數(shù)據(jù)優(yōu)先傳遞給一級數(shù)據(jù)Cache并用缺失地址同時更新數(shù)據(jù)正向推送地址寄存器和數(shù)據(jù)反向推送地址寄存器，總線空閑時，二級混合Cache根據(jù)推送地址保存和產(chǎn)生單元中的地址向指令推送Buffer和數(shù)據(jù)推送Buffer分別推送指令和數(shù)據(jù)。