[發明專利]半導體結構形成方法

無效

• 申請號: 200910209356.5
• 申請日: 2009-11-04
• 公開（公告）號: CN102054784A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 青云
• 申請（專利權）人: 無錫華潤上華半導體有限公司;無錫華潤上華科技有限公司
• 主分類號: H01L21/8249
• 分類號: H01L21/8249;H01L21/265;H01L21/283
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李麗

技術領域

本發明涉及半導體制造領域，特別涉及一種半導體結構形成方法。

背景技術

BiCMOS(Bipolar?CMOS)是由雙極型門電路和互補金屬-氧化物半導體(CMOS)門電路構成的集成電路。特點是將雙極(Bipolar)工藝和CMOS工藝兼容，在同一芯片上以一定的電路形式將雙極型電路和CMOS電路集成在一起，兼有高密度、低功耗和高速大驅動能力等特點。BiCMOS于20世紀80年代初提出并實現，主要應用在高速靜態存儲器、高速門陣列以及其他高速數字電路中，還可以制造出性能優良的模/數混合電路，用于系統集成。

BiCMOS通常包括有橫向PNP結構，現有的BiCMOS中的橫向PNP結構漏電比較大，特別在0.5um的工藝節點，現有的PNP結構外加電壓5V時漏電流能夠達到幾十個納安，導致整個BiCMOS電路靜態漏電流大，功耗高，嚴重時甚至導致整個BiCMOS電路無法正常工作。

發明內容

本發明解決的技術問題是降低BiCMOS電路的靜態漏電流。

為解決上述問題，本發明提供了一種半導體結構形成方法，包括：提供襯底；向襯底注入離子，形成n埋層區域；在n埋層區域上形成n型外延層；在n型外延層內形成多個有源區和隔離區；在n型外延層內的部分有源區形成NSINK區，所述NSINK區與n埋層區域連通；在外延層表面形成柵氧層；對有柵氧層覆蓋的外延層表面進行離子注入；在外延層表面形成覆蓋柵氧層的柵多晶層；對所述多晶層進行離子注入；在所述柵氧層和柵多晶層的側壁形成側墻；在所述NSINK區內形成N阱；在有源區進行離子注入，形成P阱。

可選的，所述襯底材料可以是硅或硅鍺。

可選的，所述加厚柵氧層的厚度會比設計所需的柵氧層厚大約100埃。

可選的，對柵氧層覆蓋下外延層表面進行離子注入的類型為P型離子。

可選的，對柵氧層覆蓋下外延層表面進行離子注入的具體參數為：所注入的N型離子為磷離子，注入離子的劑量約為5×10¹²/cm²，能量為40KeV～60KeV。

可選的，所述在n型外延層內形成多個有源區和隔離區的具體步驟包括：形成用熱氧化法在n外延層上形成墊氧化層；用化學氣相沉積法在墊氧化層上形成腐蝕阻擋層，所述腐蝕阻擋層的材料為氮化硅；用旋涂法在腐蝕阻擋層上形成第一光刻膠層，經過曝光顯影工藝，定義隔離區圖形；以第一光刻膠層為掩膜，用干法刻蝕法刻蝕腐蝕阻擋層和墊氧化層，形成開口；去除第一光刻膠層后，用熱氧化法氧化開口處的n型外延層，使氧氣與硅結合，形成材料為二氧化硅的隔離區，被隔離區隔離的n型外延層形成了有源區。

可選的，形成NSINK區的步驟包括：在n型外延層、隔離區上旋涂第二光刻膠層，經過曝光顯影工藝后，在n型外延層的一個有源區上定義出NSINK區圖形；以第二光刻膠層為掩膜，沿NSINK區圖形向n型外延層的有源區內注入n型離子，形成NSINK區。

可選的，所述側墻的材料選自氧化硅材料。

與現有技術相比，本發明具有以下優點：本發明采用了調整外延層102的表面濃度和其表面氧化層厚度來改善橫向PNP管的BV_ceo漏電，采用本發明形成的半導體結構，不需要調整外延層的體濃度，從而可以避免該步驟引起的對其他半導體結構的影響，且不需要額外的光刻和注入工藝，節約了成本，并且本發明不會改變設計規則，不改變芯片面積，節約了芯片制造成本。

附圖說明

通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其它目的、特征和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發明的主旨。

圖1至圖10為本發明的半導體結構形成方法的實施例的過程示意圖。

具體實施方式

由背景技術可知，現有的BiCMOS中的橫向PNP結構漏電比較大，特別在0.5um的工藝節點，現有的PNP結構外加電壓5V時漏電流能夠達到幾十個納安，導致整個BiCMOS電路靜態漏電流大，功耗高，嚴重時甚至導致整個BiCMOS電路無法正常工作，通常情況下，會在形成BiCMOS的工藝中通過調整外延層電阻率，具體的是通過調整外延層上普遍注入的摻雜濃度來改善橫向PNP結構漏電比較大的現象，另一種改善方法是通過增加一道光刻工藝和注入工藝，來調整橫向PNP結構基區的濃度來實現，此外，現有工藝還會通過調整橫向PNP結構的設計規則，改變基區的寬度來實現較小的橫向PNP結構漏電。