[發明專利]用于制造半導體器件的方法

有效

• 申請號: 200910199444.1
• 申請日: 2009-11-26
• 公開（公告）號: CN102082126A
• 公開（公告）日: 2011-06-01
• 發明（設計）人: 趙林林;韓寶東
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/311
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體領域，尤其是用于制造半導體器件的方法。?

背景技術

集成電路的制造需要根據指定的電路布局在給定的芯片區域上形成大量的電路元件。考慮到操作速度、耗電量及成本效率的優異特性，CMOS技術目前是最有前景的用于制造復雜電路的方法之一。在使用CMOS技術制造復雜的集成電路時，有數百萬個晶體管(例如，N溝道晶體管與P溝道晶體管)形成于包含結晶半導體層的襯底上。不論所研究的是N溝道晶體管還是P溝道晶體管，MOS晶體管都含有所謂的PN結，PN結由以下兩者的界面形成：高濃度摻雜的漏極/源極區、以及配置于該漏極區與該源極區之間的反向摻雜溝道。?

用形成于溝道區附近且通過薄絕緣層而與該溝道區分隔的柵極電極來控制溝道區的導電率，例如控制導電溝道的驅動電流能力。當在柵極電極上施加適當的控制電壓形成導電溝道后，溝道區的導電率取決于摻雜濃度和多數電荷載流子的遷移率。對于溝道區在晶體管寬度方向的給定延伸部分而言，溝道區的導電率取決于源極區與漏極區之間的距離，該距離也被稱作溝道長度。因此，溝道區的導電率是決定MOS晶體管效能的主要因素。因此，減小溝道長度以及減小與溝道長度相關聯的溝道電阻率，成為用來提高集成電路操作速度的重要設計準則。?

然而，持續縮減晶體管尺寸從而減小溝道長度會帶來諸多問題，例如溝道的可控性減小(這也被稱為短溝道效應)。這些問題必須加以克服，以免過度地抵消掉逐步減小MOS晶體管溝道長度所得到的優勢。另外，持續?減小關鍵尺寸(例如，晶體管的柵極長度)還需要相適應的工藝技術或開發更復雜的工藝技術用來補償短溝道效應，因此從工藝角度上看會越來越困難。目前已提出從另一個角度來提高晶體管的開關速度，即通過對于給定溝道長度增大溝道的電子載流子遷移率。這種提高載流子遷移率的方法可以避免或至少延緩在與裝置縮放尺寸相關聯的工藝中所遇到的許多問題。?

用來增加電荷載流子遷移率的一個有效機制是改變溝道內的晶格結構，例如通過在溝道區附近產生拉伸或壓縮應力以便在溝道內產生對應的應變，而拉伸或壓縮會分別造成電子和空穴遷移率的改變。例如，就標準的晶向而言，在溝道區中沿溝道長度方向產生單軸拉伸應變會增加電子的遷移率，其中，取決于拉伸應變的大小和方向，可增加遷移率達百分之五十或更多。遷移率的增大可直接轉化成導電率的提高。另一方面，就P型晶體管的溝道區而言，單軸壓縮應變可增加空穴的遷移率，從而提高P型晶體管的導電率。目前看來，在集成電路制造中引進應力或應變技術是對于下一代技術節點而言極有前景的方法。因為，受應變的硅可視為是一種“新型”的半導體材料，這使得制造速度更快的半導體器件成為可能而不需另外開發昂貴的新型半導體材料，同時也可兼容目前所普遍使用的半導體工藝制造技術。?

在晶體管的溝道區附近產生拉伸或壓縮應力有幾種方式，例如使用永久性應力覆蓋層、間隔層元件等產生外部應力，以便在溝道內產生所需要的應變。這些方法雖然看起來很有效也很有前景，但對于例如以接觸層、間隙壁(spacer)等來提供外部應力至溝道內以產生所需要的應變時，施加外部應力產生應變的工藝可能取決于應力傳遞機構的效率。因此，對于不同的晶體管類型，必須提供不同的應力覆蓋層，這會導致增加多個額外的?工藝步驟。特別是，如果增加的工藝步驟是光刻步驟的話，會使整體的生產成本顯著增加。?

因此，目前更為普遍應用的在溝道區產生應變的技術是一種被稱為“應力記憶”的技術。在半導體器件的中間制造階段，在柵極電極附近形成大量非晶化區，然后在晶體管區域上方形成應力層，在該應力層的存在下，可使該非晶化區重結晶。在用于使晶格重結晶的退火工藝期間，在該應力層產生的應力下，晶體會成長并且產生受應變的晶格。在重結晶后，可移除該應力層(因此這種應力層也被稱為“犧牲”應力層)，而在重結晶的晶格部分內仍可保留一些應變量。雖然這種效應產生的機制目前尚未完全了解，但大量實驗已證實，在覆蓋的多晶硅柵極電極中會產生某一程度的應變，即使引發應力的層(即犧牲應力層)移除后，這種應變仍會存在。由于在移除該初始應力層后柵極結構仍維持著某些應變量，對應的應變也可轉移到再成長的晶體部分，從而也可保持某一部分的初始應變。?

該應力記憶技術有利于與其它的“永久性”應變引發源結合，例如受應力的接觸式蝕刻停止層、受應變的嵌入式半導體材料等等，以便增加應變引發機構的整體效率。不過，這可能需要額外的光刻步驟來對與晶體管類型有關的額外犧牲應力層進行構圖，從而使整體的生產成本增加。應力記憶技術能夠誘發應力轉移到MOSFET的溝道區域，借此改善先進工藝(例如65納米工藝)的元件特征。?