[發明專利]集成電路銅互連結構的制作方法

有效

• 申請號: 200910198587.0
• 申請日: 2009-11-10
• 公開（公告）號: CN102054757A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 卑多慧;劉明源;鄭春生
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/321
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李麗

技術領域

本發明涉及半導體技術領域，更為具體的，本發明涉及一種集成電路銅互連結構的制作方法。

背景技術

集成電路即IC技術的不斷進步，集成在同一芯片上的元器件數量已從最初的幾十幾百個進化到現在的數以百萬計。目前IC的性能和復雜度遠非當初所能想象。為了達到復雜度和電路密度的要求(即：集成到確定區域內的器件數量)，最小的特征尺寸，也就是公知的器件的“幾何線寬”隨著工藝技術的革新而越來越小。如今，半導體器件的最小線寬已經小于0.25微米。

不斷增加的電路密度不僅提高了IC的性能和復雜程度，同時還給客戶帶來更低成本的部件。一套集成電路生產設備可能要花費幾億甚至幾十億美元。而每個生產設備的產率是一定的，硅片上的IC數量也是確定的，因此，通過減小IC上每個器件的特征尺寸，就可以在同一硅片上制作出更多的器件，從而提高了整個產線的產量。但是，隨著IC特征尺寸的不斷減小，矛盾日益凸顯，即，IC的導電部分(如引線互連)與晶體管的間距越來越小，而為了適應導電部分的尺寸，用來隔離導電部分的介電層也越做越薄。所述晶體管間距減小，隨之產生了諸如耦合噪聲、功率損失、RC延遲等問題。

為解決上述因IC版圖集成度大幅提高而引起的問題，一個可采用的解決方案就是采用銅作為IC互連引線材料。但是，銅的應用又給工藝集成帶來了挑戰，銅在互連結構制作工藝中產生了許多鋁不會發生的問題，其中一個問題即是銅突起缺陷的形成。銅互連線結構通常是通過雙鑲嵌工藝制作的，所述工藝是刻蝕介電層而形成溝槽，接著再在溝槽中填充銅。填入銅之前會在溝槽或開口內形成阻擋層以預防銅原子擴散，由于溝槽內的銅有三邊受到阻擋層束縛，故當溫度上升時銅只能向上或沿銅線方向膨脹。這種因銅沿銅線方向膨脹而產生的尖丁狀突起即被稱為銅突起缺陷“Cu?hillock”。一般來說，銅突起的尺寸很小，不會影響0.13微米及以上工藝節點的良率。但隨著工藝節點降低到0.09微米以下，銅突起可能會造成諸如短路之類的缺陷，從而影響良率。

目前已有諸多減少銅突起缺陷的方法，其中之一是降低制作工藝溫度，銅突起缺陷大約形成于150攝氏度以上，控制銅互連結構制作工藝溫度在此溫度下可以避免銅突起缺陷形成。但是，低溫下制作半導體元件會帶來密度或均勻性較差的問題。

申請號200610137340.4的中國發明專利申請公布了一種互連線的結構及形成方法。所述互連線形成方法是通過摻雜錫或鋁等金屬材料，形成多層摻雜的金屬層來制作銅互連結構以減少銅突起缺陷，同時，所述摻雜的金屬層通過多個高雜質濃度及多個低雜質濃度的金屬層互相間隔而成。但是，所述多層的金屬層制作增加了工藝的復雜度，不利于工藝集成。

綜上，需要一種改進的銅互連制作的工藝方法以減少銅突起缺陷對芯片的影響。

發明內容

本發明解決的問題是提供一種集成電路銅互連結構的制作方法，減少了銅互連結構中由于初始應力特性產生的銅突起現象，進而減少了由于銅突起帶來的介電層穿通缺陷。

為解決上述問題，本發明提供了一種集成電路銅互連結構的制作方法，包括：提供半導體襯底，所述半導體襯底上形成有銅互連結構，所述銅互連結構具有初始應力特性；將形成有銅互連結構的半導體襯底裝入反應腔體中；在所述反應腔體中，對所述銅互連結構進行退火處理，以使所述銅互連結構具有二次應力特性，所述二次應力特性小于初始應力特性。

可選的，所述銅互連結構退火處理的氣氛為氮氣、惰性氣體或二者的混合氣體；

可選的，所述銅互連結構退火處理的工藝參數為：氣壓為2torr至10torr；反應溫度為300攝氏度至450攝氏度；反應時間為30秒至200秒；氣體流量為1600至2200SCCM；

可選的，所述反應腔體為化學氣相淀積腔體；

可選的，所述銅互連結構的退火處理后，還包括繼續在同一反應腔體內，在所述形成有銅互連結構的半導體襯底上形成介電層，退火過程與所述介電層的形成是連續的，半導體襯底不需要從反應腔體中取出，即所述半導體襯底不會暴露在空氣中；所述介電層通過等離子體增強型化學氣相淀積形成，所述介電層的成分是氮化硅、碳氮化硅或其他便于刻蝕和平坦化的介電材料；所述介電層的形成溫度范圍與所述銅互連結構的退火處理的溫度范圍相同，所述退火處理后沒有升溫或降溫過程；

可選的，所述介電層形成后，還包括繼續在所述介電層上形成金屬間介電層，所述金屬間介電層為低K介電材料。

與現有技術相比，本發明具有以下優點：