[發明專利]靜電放電保護裝置

有效

• 申請號: 200910198463.2
• 申請日: 2009-11-04
• 公開（公告）號: CN102055179A
• 公開（公告）日: 2011-05-11
• 發明（設計）人: 單毅
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: H02H9/00
• 分類號: H02H9/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李麗

技術領域

本發明涉及半導體集成電路設計，特別涉及靜電放電保護裝置。

背景技術

隨著半導體器件功能的日趨復雜及尺寸的日趨減小，其所能承受的靜電放電(ESD，Electro?Static?Discharge)電壓的上限值也不斷減小。因而，靜電放電對半導體器件產生的不利影響也越來越嚴重。

現有靜電放電保護的實踐中，常會采用大尺寸的PMOS管構成靜電放電保護裝置。參照圖1所示，現有技術的一種靜電放電保護裝置的等效電路包括：位于電源線VDDH和接地線GND之間的串聯連接的電阻R1和電容C1，以及柵極接于電阻R1和電容C1之間的PMOS管M1，所述PMOS管M1的源極和基極接于電源線VDDH，漏極接于接地線GND。當所述電源線VDDH面臨靜電放電脈沖時，由于電阻R1、電容C1的延遲、耦合作用，PMOS管M1的柵極電壓被耦合到相對于源極電壓更低的電壓值上。此時，PMOS管M1開啟，通過連接于接地線GND的漏極，泄放靜電放電電流。

在一些高電壓容限的應用中，所述電源線VDDH上加載的電壓通常都較高，但隨著半導體器件制造工藝的發展，所述PMOS管的工作電壓容限卻在不斷降低。以圖1所示的靜電放電保護裝置為例，假定PMOS管的工作電壓容限為VDD，則在芯片處于正常工作狀態時，由于電源線VDDH上加載的電壓通常接近或超過2VDD，PMOS管M1將長期處于遠高于其工作電壓容限的高電壓應力下。長此以往，將影響PMOS管中的柵氧化層的可靠性。在一些嚴重的情況下，所述電源線VDDH在面臨靜電放電脈沖時，PMOS管M1的柵氧化層可能會被擊穿，導致靜電放電保護裝置喪失保護功效，電路遭到破壞。

發明內容

本發明解決現有技術靜電放電保護裝置中用作放電器件的PMOS管，在芯片正常時，也處于遠高于其工作電壓容限的高電壓應力下，其柵氧化層可靠性受到不利影響的問題。

為解決上述問題，本發明提供一種靜電放電保護裝置，包括：連接第一電源線、第二電源線和接地線的靜電放電電路及提供靜電放電電路偏置電壓的偏置控制電路；所述靜電放電電路至少包括呈堆疊結構的第一及第二PMOS管；所述第一PMOS管的源極接于第一電源線，柵極接于所述偏置控制電路，漏極接于第二PMOS管的源極；所述第二PMOS管的漏極接地，柵極經由偏置控制電路與第二電源線相連，所述第二PMOS管的柵極電壓使得第一及第二PMOS管在芯片正常工作時均處于工作電壓容限內；所述偏置控制電路在第一電源線面臨靜電放電脈沖時開啟所述第一、第二PMOS管。

與現有技術相比，上述靜電放電保護裝置具有以下優點：通過其中一個或多個PMOS管的柵極被固定置于相應電壓上，使得芯片正常工作時，堆疊結構中的各PMOS管都處于工作電壓容限內，保證了各PMOS管柵氧化層的可靠性，有利于所述靜電放電保護裝置的靜電保護功效。

附圖說明

圖1是現有技術的一種靜電放電保護裝置的等效電路示意圖；

圖2是本發明靜電放電保護裝置的一種實施例的等效電路示意圖；

圖3是本發明靜電放電保護裝置的另一種實施例的等效電路示意圖。

具體實施方式

參照圖2所示，本發明靜電放電保護裝置的一種實施例的等效電路包括：靜電放電電路及偏置控制電路。所述靜電放電電路包括：第一PMOS管M11、第二PMOS管M12。所述偏置控制電路包括：PMOS管M13、M15、M17，NMOS管M14、M16、M18及M19，第一電阻R11、第二電阻R12及第三電阻R13，第一電容C11、第二電容C12、第三電容C13及第四電容C14。所述偏置控制電路用于提供第一PMOS管M11、第二PMOS管M12的偏置電壓。