[發明專利]一種適用于MIPS處理器的AES加密單元

有效

• 申請號: 200910198314.6
• 申請日: 2009-11-05
• 公開（公告）號: CN101702709A
• 公開（公告）日: 2010-05-05
• 發明（設計）人: 韓軍;王帥;曾曉洋;盧仕聽
• 申請（專利權）人: 復旦大學
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L9/00
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;盛志范

1.一種適用于MIPS處理器的AES加密單元，能夠完成AES加/解密運算，采用2 級流水線結構，其特征在于由第一、第二、第三、第四和第五多路選擇器(1、3、6、8、 10)，字節替換單元(2)，第一和第二64位寄存器(4、9)，異或單元(5)，列混合單元 (7)組成，其中：

第一多路選擇器(1)，輸入為明文與輪密鑰異或的128位輸出和第一64位寄存器(4) 的輸出，根據控制信號，選擇64位輸出到字節替換單元；所述控制信號為AES加密、AES 解密和運算開始信號；

字節替換單元(2)，它將第一多路選擇器(1)的輸出在有限域上進行字節替換，將 替換后的結果輸出到第二多路選擇器(3)、第四多路選擇器(8)和第五多路選擇器(10)；

第二多路選擇器(3)，輸入為字節替換單元(2)的64位輸出和列混合單元(7)的 64位輸出，選擇控制信號為模式信號；根據模式信號，加密運算則將字節替換單元(2) 的輸出結果輸入到第一64位寄存器(4)；解密運算則將列混合單元(7)的輸出結果輸入 到第一64位寄存器(4)中；

第一64位寄存器(4)，輸入為第二多路選擇器(3)的輸出，它將這一結果擋一拍時 鐘再輸出到第一多路選擇器(1)和第三多路選擇器(6)，以減小關鍵路徑延時；

異或單元(5)，將明文和輪密鑰異或；

第三多路選擇器(6)，輸入為明文與輪密鑰異或的128位輸出和第一64位寄存器的 輸出，選擇控制信號為模式信號和運算開始信號，選擇64位輸出到列混合單元；

列混合單元(7)，它將第三多路選擇器的輸出結果進行列混合運算，運算結果送入第 二多路選擇器、第四多路選擇器和第五多路選擇器；

第四多路選擇器(8)，輸入為字節替換單元的輸出和列混合單元的輸出，控制信號為 模式信號，加密則將列混合單元的結果送入第二64位寄存器，解密則將字節替換單元的 結果送入第二64位寄存器；

第二64位寄存器(9)，它將每輪中第一個64位的加密結果儲存，使能信號為運算開 始信號存儲兩個時鐘周期后的脈沖信號；

第五多路選擇器(10)，輸入為字節替換單元的64位輸出、列混合單元的64位輸出、 明文與輪密鑰異或的128位輸出和第二64位寄存器的鎖存結果，控制信號為模式信號和 異或判斷信號，異或則直接選擇明文與輪密鑰的異或結果作為最后輸出，加密則選擇列混 合單元的輸出和第二64位寄存器的鎖存結果作為最后的輸出，解密則選擇字節替換單元 的輸出和第二64位寄存器的鎖存結果作為最后的輸出。