[發(fā)明專利]半導(dǎo)體器件的制造方法

有效

• 申請?zhí)枺?/td>: 200910197823.7
• 申請日: 2009-10-28
• 公開（公告）號: CN102054777A
• 公開（公告）日: 2011-05-11
• 發(fā)明（設(shè)計）人: 王禎貞
• 申請（專利權(quán)）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/8238
• 分類號: H01L21/8238;H01L21/316
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造技術(shù)領(lǐng)域，尤其涉及一種在同一半導(dǎo)體基底上同時包括具有拉應(yīng)力的半導(dǎo)體器件和具有壓應(yīng)力的半導(dǎo)體器件的制造方法。

背景技術(shù)

隨著半導(dǎo)體工藝進(jìn)入亞微米時代，MOS器件的驅(qū)動電流提升問題日趨得到重視，驅(qū)動電流的提升將大大改善元件的延遲時間(time?delay)、提高元件的響應(yīng)速率。

操控應(yīng)力是改善MOS器件、尤其是場效應(yīng)晶體管中載流子遷移率以及增大MOS器件的跨導(dǎo)(或者減小串連電阻)，進(jìn)而提高驅(qū)動電流的有效方式。

當(dāng)應(yīng)力施加到半導(dǎo)體晶體管的溝道時，載流子的遷移率從它們在無應(yīng)力半導(dǎo)體情況下的原始值發(fā)生改變，因而晶體管的跨導(dǎo)和導(dǎo)通電流也從它們在無應(yīng)力半導(dǎo)體情況下的原始值發(fā)生改變。這是因為在溝道內(nèi)施加的應(yīng)力和對半導(dǎo)體結(jié)構(gòu)產(chǎn)生的應(yīng)力會影響帶隙結(jié)構(gòu)(即，破壞帶結(jié)構(gòu)的簡并度)并改變載流子的有效質(zhì)量。對于NMOS晶體管來說，受到沿著溝道方向(即空穴的移動方向或者將漏極連接到源極的方向)的拉伸應(yīng)力，可以使得溝道區(qū)域中的分子排列更加疏松，從而提高電子的遷移率；反之，對于PMOS晶體管來說，受到沿著溝道方向的壓縮應(yīng)力，可以得溝道區(qū)域內(nèi)的分子排布更加緊密，有助于提高空穴的遷移率。

現(xiàn)有技術(shù)中，對半導(dǎo)體晶體管施加壓力的方法主要有兩種，一種是“全局應(yīng)力”，另一種是“局部應(yīng)力”。

“全局應(yīng)力”是從襯底產(chǎn)生的、施加到整個晶體管器件區(qū)域的應(yīng)力，例如是由絕緣體上硅鍺結(jié)構(gòu)、SiGe應(yīng)力釋放緩沖層或者SiC應(yīng)力釋放緩沖層之類的結(jié)構(gòu)產(chǎn)生。“局部應(yīng)力”是僅從局部結(jié)構(gòu)施加到鄰近溝道的局部區(qū)域的應(yīng)力，施加局部應(yīng)力的方法包括“應(yīng)力記憶技術(shù)(Stress?Memorization?Technique，簡稱SMT)”及DSL(Dual?stress?liner)。

應(yīng)力記憶技術(shù)的典型工藝方法是：(a)提供同時具有NMOS晶體管和PMOS晶體管的半導(dǎo)體基底；(b)在半導(dǎo)體基底上沉積拉應(yīng)力層；(c)在拉應(yīng)力層上沉積硬掩膜層；(d)選擇性去除PMOS晶體管上的硬掩膜層和拉應(yīng)力層、暴露PMOS晶體管，保留NMOS晶體管上的硬掩膜層和拉應(yīng)力層；(e)在硬掩膜層和暴露的PMOS晶體管上沉積壓應(yīng)力層；(f)選擇性去除NMOS晶體管上的壓應(yīng)力層、部分復(fù)合硬掩膜層，保留PMOS晶體管上的壓應(yīng)力層；(g)在硬掩膜層和壓應(yīng)力層上沉積金屬前介質(zhì)層以及進(jìn)行互連結(jié)構(gòu)制作。詳細(xì)過程，還可以參考公開號為CN1921122A的中國發(fā)明專利申請“半導(dǎo)體裝置及其制造方法”。

發(fā)明人發(fā)現(xiàn)，經(jīng)過上述工藝所形成的半導(dǎo)體產(chǎn)品，相鄰晶體管的柵極之間容易形成空隙，該空隙主要形成于硬掩膜層中。這是因為隨著半導(dǎo)體技術(shù)不斷發(fā)展，相鄰兩個晶體管的柵極之間的距離越來越近，使得相鄰柵極之間所形成的溝槽的寬度越來越窄，如果采用傳統(tǒng)沉積速率形成硬掩膜層，將不能充分填充相鄰柵極之間的溝槽、導(dǎo)致空隙產(chǎn)生，后續(xù)形成其它結(jié)構(gòu)時，空隙不能完全被彌補，最終形成的半導(dǎo)體產(chǎn)品上就會存在缺陷，以至影響器件的電學(xué)性能，例如因空隙的存在導(dǎo)致互連線間的短路。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是改善DSL半導(dǎo)體器件的制造方法，防止相鄰晶體管的柵極之間形成空隙。

為實現(xiàn)上述目的，本發(fā)明提出的半導(dǎo)體器件的制造方法是：

提供同時具有NMOS晶體管和PMOS晶體管的半導(dǎo)體基底；

在半導(dǎo)體基底上沉積拉應(yīng)力層；

在拉應(yīng)力層上沉積復(fù)合硬掩膜層，該復(fù)合硬掩膜由至少兩層硬掩膜層組合而成，且硬掩膜層的沉積速率自半導(dǎo)體基底表面逐層遞增；

選擇性去除PMOS晶體管上的復(fù)合硬掩膜層和拉應(yīng)力層、暴露PMOS晶體管，保留NMOS晶體管上的復(fù)合硬掩膜層和拉應(yīng)力層；

在復(fù)合硬掩膜層和暴露的PMOS晶體管上沉積壓應(yīng)力層；

選擇性去除NMOS晶體管上的壓應(yīng)力層、部分復(fù)合硬掩膜層，保留PMOS晶體管上的壓應(yīng)力層；

在復(fù)合硬掩膜層和壓應(yīng)力層上沉積金屬前介質(zhì)層以及進(jìn)行互連結(jié)構(gòu)制作。

優(yōu)選的，所述復(fù)合硬掩膜層由2～4層硬掩膜層組合而成。

優(yōu)選的，各層硬掩膜層的材料相同，且為SiO₂。

優(yōu)選的，所述復(fù)合硬掩膜層的厚度為300～

優(yōu)選的，所述復(fù)合硬掩膜層由第一層硬掩膜層、第二層硬掩膜層、第三層硬掩膜層組合而成的三層復(fù)合層。

優(yōu)選的，所述拉應(yīng)力層和壓應(yīng)力層的材料均為氮化硅。