[發明專利]與時間相關電介質擊穿的并行測試電路

有效

• 申請號: 200910197809.7
• 申請日: 2009-10-28
• 公開（公告）號: CN101702005A
• 公開（公告）日: 2010-05-05
• 發明（設計）人: 高超
• 申請（專利權）人: 上海宏力半導體制造有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;H01L21/66
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 鄭瑋

技術領域

本發明涉及半導體制造技術領域，特別涉及一種與時間相關電介質擊穿的 并行測試電路。

背景技術

MOS晶體管中的柵氧化層是由硅襯底在高溫下氧化形成的，這層SiO₂膜是 一種具有10¹⁵Ω·cm左右的高電阻率的絕緣膜，當外加電場大于6mV/cm時， 會產生F-N(Flowler-Nordheim)型隧道電流。

隨著超大規模集成電路的集成度不斷提高，MOS集成電路隨之向微細化的 方向發展，其柵氧化層也日益薄膜化，但較高的電場強度對柵氧化層的性能的 影響就成為一個突出的問題。柵氧抗電性能不好將導致MOS器件電參數不穩定， 如：闌值電壓漂移、跨導下降和漏電流增加等，甚至可引起柵氧化膜的擊穿。

當前0.25μm工藝的柵氧化層厚度為4～5nm，而如果到了0.13μm工藝時， 柵氧化層的厚度將僅為2～3nm。當電源電壓為2.2V時，二氧化硅膜上的電場就 有可能大于6mV/cm而產生擊穿，從而必須考慮絕緣擊穿對MOS氧化層質量的 影響。

因此，柵氧化膜的擊穿，包括與時間相關電介質擊穿(TDDB?Time-Dependent Dielectric?Breakdown)和瞬時擊穿(TZDB?Time-Zero?Dielectric?Breakdown)，一 直是超大規模集成電路可靠性研究領域關注的熱點問題，也是限制集成度提高 的重要因素。

相比較而言，TDDB作為一種主要的薄柵氧化層(厚度小于20nm)質量評 測方法在企業與實驗室中得到了更為廣泛的應用。

TDDB測試屬于一種加速測試，它通過實測擊穿電量Q_BD、擊穿時間t_BD等 大量數據的統計分布來表征氧化膜的質量，并可通過它來預測柵氧化層的壽命。 通常可采取在大于7mV/cm的高電場下進行。根據實驗時MOS上外加電場的方 式，常用的TDDB壽命評價方法可分為恒定電壓法、恒定電流法、斜坡電壓法 和斜坡電流法。

由于TDDB參數及其失效分布很好地反映了柵氧化層的質量，這種方法被 廣泛應用于集成電路制造業中。利用它可以區分不同的擊穿類型和過程，從而 找到引起擊穿的因素，也可以用來比較氧化物和氮化物等多種介質的質量以及 評估器件工藝中各步驟對薄柵氧化層質量的影響，還可以用來預測器件的壽命 和EEPROM的可擦寫次數。

然而現有技術中，評價柵氧化膜TDDB可靠性的方法是，通常在直流電壓 或直流電流下對多個樣品時進行加速測試，所用的測試時間是每個測試樣品發 生擊穿的失效時間的總和，請參見圖2，所用的測試時間 T＝T1+T2+T3+T4+T5+T6，因此在對產品進行TDDB測試所用的時間將會很長， 進而影響了產品的測試效率，增加了相應的生產成本。

發明內容

本發明旨在解決現有技術中，在對MOS晶體管器件進行TDDB測試所用的 時間過長所導致的生產效率，生產成本提高等技術問題。

有鑒于此，本發明提供一種與時間相關電介質擊穿的并行測試電路，包括： 電源模塊、多個晶體管器件和多個電熔絲；其中所述多個MOS晶體管器件的柵 極端分別通過所述電熔絲連接于所述電源模塊，且所述多個MOS晶體管器件的 源極、漏極及背柵極均接地。

進一步的，所述電熔絲為電可編程電熔絲。

進一步的，所述電源模塊為恒定電壓模塊。

利用本發明提供的TDDB并行測試電路可以大大縮短MOS晶體管器件的 TDDB的檢測時間，大大提高MOS晶體管器件的檢測效率，有效降低了生產成 本。

附圖說明

圖1所示為本發明一實施例提供的與時間相關電介質擊穿的并行測試電路 的示意圖；

圖2所示為在進行時間相關電介質擊穿的測試中各待測MOS晶體管器件失 效的時間。

具體實施方式

為使本發明的技術特征更明顯易懂，下面結合附圖，給出具體實施例，對 本發明做進一步的描述。

請參見圖1，其所示為本發明一實施例所提供的與時間相關電介質擊穿 (TDDB?Time-Dependent?Dielectric?Breakdown)的測試電路，該電路包括：