[發明專利]溝槽的形成方法

有效

• 申請號: 200910197443.3
• 申請日: 2009-10-20
• 公開（公告）號: CN102044482A
• 公開（公告）日: 2011-05-04
• 發明（設計）人: 張海洋;孫武;尹曉明
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/00
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李麗

技術領域

本發明涉及半導體制造技術領域，特別涉及一種溝槽的形成方法。

背景技術

隨著集成電路向超大規模集成電路發展，集成電路內部的電路密度越來越大，所包含的元件數量也越來越多，這種發展使得晶圓表面無法提供足夠的面積來制作所需的互連線。

為了滿足元件縮小后的互連線需求，兩層及兩層以上的多層金屬互連線的設計成為超大規模集成電路技術所通常采用的一種方法。目前，不同金屬層或者金屬層與襯墊層的導通是通過金屬插塞實現的，金屬插塞的形成包括：在金屬層與金屬層之間或者金屬層與襯墊層之間的介質層形成一溝槽，在溝槽內填入金屬導電材料就形成了金屬插塞。在申請號為200610030809.4的中國專利文件中能夠發現更多的關于現有的溝槽的形成方案。

一種現有的金屬插塞的形成過程包括步驟：首先，在晶片上沉積一定厚度的層間介質層，并利用光刻、刻蝕技術去除對應溝槽處的層間介質層直至露出襯底表面，以形成溝槽，在所述刻蝕中通常認為所述層間介質層的表面為一平坦表面，并且晶片的所有位置上的刻蝕速率相同；接著，在具有溝槽的層間介質層表面沉積阻擋層；所述阻擋層表面形成填充溝槽的金屬層；去除部分所述金屬層、部分阻擋層和部分層間介質層，形成金屬插塞。

但是在上述方法中，由于在之前的工藝中，例如化學機械拋光(CMP)，使得晶片上的層間介質層的表面不平坦，換言之，晶片邊緣區域的層間介質層和晶片中央區域的層間介質層的厚度不同，從而使得刻蝕形成的晶片邊緣區域的溝槽和晶片中央區域的溝槽的深度不同，這樣容易使得晶片邊緣區域的溝槽刻蝕的過深，從而對下層的半導體器件造成損傷。

發明內容

本發明解決的技術問題是提供一種溝槽的形成方法，從而減小對溝槽下層器件的損傷。

為了解決上述問題，本發明提供了一種溝槽的形成方法，預先根據刻蝕氣體流量和刻蝕速率建立各刻蝕氣體流量下的刻蝕速率在晶片上分布的非線性函數模型，所述刻蝕速率包括晶片從邊緣區域到中央區域的層間介質層的刻蝕速率，該方法還包括步驟：提供晶片，在晶片上具有層間介質層；測試晶片上從邊緣區域到中央區域的所述層間介質層的厚度變化曲線；根據所述厚度變化曲線得到晶片從邊緣區域到中央區域所需的刻蝕速率；利用所述所需的刻蝕速率和所述非線性函數模型，得到所需的刻蝕氣體流量和刻蝕時間；利用所述所需的刻蝕氣體流量和刻蝕時間進行刻蝕，在所述層間介質層中形成溝槽。

可選的，預先得到刻蝕氣體流量和刻蝕速率得到刻蝕速率的非線性函數模型的步驟包括：

提供具有層間介質層的晶片模型；

對所述晶片模型上的層間介質層刻蝕；

根據晶片中央區域到晶片邊緣區域的層間介質層去除的厚度和刻蝕時間得到晶片從邊緣區域到中央區域的的刻蝕速率；

根據氣體流量和刻蝕速率建立各刻蝕氣體流量下的刻蝕速率在晶片上分布的非線性函數模型。

可選的，得到晶片從邊緣區域到中央區域的的刻蝕速率后，還包括：

壓縮為至少兩個一維矩陣分別與壓縮因子相乘后，再求和的形式。

可選的，所述刻蝕氣體為CHF₃。

可選的，所述層間介質層包括低溫氧化物層和位于低溫氧化物層上的黑鉆石層。

可選的，所述晶片上的層間介質層的厚度從中央區域向邊緣區域遞減。

可選的，所述晶片上的層間介質層的厚度從中央區域向邊緣區域遞增。

與現有技術相比，本發明主要具有以下優點：

本發明利用了在對同一片晶片的刻蝕步驟中，晶片邊緣區域和晶片中央區域的刻蝕速率不同的原理，從而預先根據刻蝕氣體流量和刻蝕速率建立各刻蝕氣體流量下的刻蝕速率在晶片上分布的非線性函數模型。這樣在對晶片刻蝕之前，只要對晶片上的層間介質層測量，得到邊緣區域到中央區域的厚度變化曲線，然后就可以找到該曲線對應的刻蝕氣體流量，從而利用該刻蝕氣體流量進行刻蝕，就可以同時將晶片邊緣區域和晶片中央區域的層間介質層刻蝕干凈，而避免了邊緣區域或者中央區域的過刻蝕問題，減小對溝槽下層器件的損傷，提高了器件的質量。

附圖說明

通過附圖中所示的本發明的優選實施例的更具體說明，本發明的上述及其它目的、特征和優勢將更加清晰。在全部附圖中相同的附圖標記指示相同的部分。并未刻意按實際尺寸等比例縮放繪制附圖，重點在于示出本發明的主旨。

圖1為本發明的溝槽形成方法的流程圖；

圖2為晶片上不同位置刻蝕去除的介質層厚度示意圖；

圖3為晶片上不同位置的刻蝕速率示意圖；

圖4為晶片上的層間介質層的厚度測試示意圖；

圖5為晶片的厚度變化曲線。