[發(fā)明專利]一種采用失調(diào)電壓消除技術(shù)的差分時(shí)域比較器電路

有效

• 申請(qǐng)?zhí)枺?/td>: 200910196346.2
• 申請(qǐng)日: 2009-09-24
• 公開（公告）號(hào): CN102035527B
• 公開（公告）日: 2012-12-12
• 發(fā)明（設(shè)計(jì)）人: 易婷;洪志良
• 申請(qǐng)（專利權(quán)）人: 復(fù)旦大學(xué)
• 主分類號(hào): H03M1/38
• 分類號(hào): H03M1/38;H03K19/003;H03K5/24
• 代理公司: 上海元一成知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 31268
• 代理人: 吳桂琴

1.一種采用失調(diào)電壓消除技術(shù)的差分時(shí)域比較器電路，其特征在于：其包括電荷泵及 開關(guān)電路（1）、絕對(duì)值比較電路（2）、帶失調(diào)補(bǔ)償管的差分電壓時(shí)間轉(zhuǎn)換電路（3）、 鑒頻鑒相電路（4）、鑒相電路（5）和輸出產(chǎn)生電路（6）；

其中：

所述電荷泵及開關(guān)電路（1）的Vinp輸入端、Vinn輸入端、vcom輸入端分別與外 部的模擬輸入信號(hào)Vinp、Vinn和vcom相連；其clk_offset輸入端和offset_enable輸 入端分別與外部的數(shù)字輸入信號(hào)clk_offset和offset_enable相連；其cp輸入端和cn 輸入端分別與所述鑒頻鑒相電路（4）的cp輸出端和cn輸出端相連；其ctrl4輸入端 與所述絕對(duì)值比較電路（2）的ctrl4輸出端相連；其Vin1輸出端、Vin2輸出端、V_offp 輸出端、V_offn輸出端和ctrl2輸出端分別與所述帶失調(diào)補(bǔ)償管的差分電壓時(shí)間轉(zhuǎn)換 電路（3）的Vin1輸入端、Vin2輸入端、V_offp輸入端、V_offn輸入端和ctrl2輸入 端相連；

所述絕對(duì)值比較電路（2）的Vinp輸入端、Vinn輸入端、Threshold輸入端、Clk_in 輸入端和offset_enable輸入端分別與外部的模擬輸入信號(hào)Vinp、Vinn、Threshold、輸 入時(shí)鐘信號(hào)Clk_in和數(shù)字輸入信號(hào)offset_enable相連；其Clk輸出端與所述帶失調(diào) 補(bǔ)償管的差分電壓時(shí)間轉(zhuǎn)換電路（3）的Clk輸入端相連；同時(shí)，其Clk輸出端與所述 鑒相電路（5）的Clk輸入端相連；

所述帶失調(diào)補(bǔ)償管的差分電壓時(shí)間轉(zhuǎn)換電路（3）的D_p輸出端、D_n輸出端和ctrl3 輸入端分別與所述鑒相電路（5）的D_p輸入端、D_n輸入端和ctrl3輸出端相連；同 時(shí)，其D_p輸出端和D_n輸出端分別與所述鑒頻鑒相電路（4）的D_p輸入端和D_n輸 入端相連；其Clkn信號(hào)輸出端與所述輸出產(chǎn)生電路（6）的Clkn信號(hào)輸入端相連；

所述鑒頻鑒相電路（4）的offset_enable輸入端與外部的數(shù)字輸入信號(hào) offset_enable相連；

所述鑒相電路（5）的offset_enable輸入端與外部的數(shù)字輸入信號(hào)offset_enable 相連；其O₁、O₂和O₃三個(gè)輸出端分別與所述輸出產(chǎn)生電路（6）的O₁、O₂和O₃三個(gè)輸入 端相連；

所述輸出產(chǎn)生電路（6）的offset_enable輸入端與外部的數(shù)字輸入信號(hào) offset_enable相連；其Comp_out輸出端輸出一個(gè)比較結(jié)果信號(hào)；

所述電荷泵及開關(guān)電路（1）由3個(gè)二選一數(shù)據(jù)選擇器、5個(gè)反相器、8個(gè)傳輸門、 4個(gè)電流源、4個(gè)MOS管、2個(gè)電容器、2個(gè)與門和2個(gè)或門構(gòu)成；用于對(duì)模擬輸入信 號(hào)Vinp、Vinn、vcom和數(shù)字輸入信號(hào)cp、cn、clk_offset、offset_enable、ctrl4進(jìn) 行處理，產(chǎn)生5個(gè)輸出信號(hào)，分別從Vin1輸出端、Vin2輸出端、V_offp輸出端、V_offn 輸出端和ctrl2輸出端輸出；其中，

二選一數(shù)據(jù)選擇器I₃₁的兩個(gè)數(shù)據(jù)輸入端分別與電源電壓VDD和所述clk_offset 輸入端相連，其選擇端與offset_enable輸入端相連，其輸出與clk_offsetcancel2n信 號(hào)端相連，同時(shí)通過反相器I₃₂與clk_offsetcancel2信號(hào)端相連；二選一數(shù)據(jù)選擇器 I33的兩個(gè)數(shù)據(jù)輸入端分別與地GND和clk_offset輸入端相連，其選擇端與 offset_enable輸入端相連，其輸出與clk_offsetcancel1信號(hào)端相連，同時(shí)通過反相 器I₃₄與clk_offsetcancel1n信號(hào)端相連；offset_enable輸入端通過反相器I₃₅與 offset_enablen信號(hào)端相連；二選一數(shù)據(jù)選擇器I₃₁₆的兩個(gè)數(shù)據(jù)輸入端分別與所述 ctrl4輸入端和電源電壓VDD相連，其選擇端與offset_enable輸入端相連，其輸出與 ctrl2輸出端相連；

與門I₃₆的兩個(gè)輸入端分別與offset_enable輸入端和cp輸入端相連，輸出與cp1 信號(hào)端相連；與門I₃₇的兩個(gè)輸入端分別與offset_enable輸入端和cn輸入端相連，輸 出與cn1信號(hào)端相連；cp輸入端通過反相器I₃₈與cpn信號(hào)端相連；或門I₃₉的兩個(gè)輸入 端分別與offset_enablen信號(hào)端和cpn信號(hào)端相連，輸出與cpn1信號(hào)端相連；cn輸入 端通過反相器I₃₁₀與cnn信號(hào)端相連；或門I₃₁₁的兩個(gè)輸入端分別與offset_enablen信號(hào) 端和cnn信號(hào)端相連，輸出與cnn1信號(hào)端相連；

傳輸門P₃₁的兩端分別與vcom輸入端和Vin1輸出端相連，其控制信號(hào)分別與 offset_enablen信號(hào)端和offset_enable輸入端相連；當(dāng)offset_enable等于1時(shí)，傳 輸門P₃₁導(dǎo)通，Vin1等于vcom；當(dāng)offset_enable等于0時(shí)，傳輸門P₃₁斷開；

傳輸門P₃₂的兩端分別與Vinp輸入端和Vin1輸出端相連，其控制信號(hào)分別與 offset_enable輸入端和offset_enablen信號(hào)端相連；當(dāng)offset_enable等于1時(shí)， 傳輸門P₃₂斷開；當(dāng)offset_enable等于0時(shí)，傳輸門P₃₂導(dǎo)通，Vin1等于Vinp；

傳輸門P₃₃的兩端分別與vcom輸入端和Vin2輸出端相連，其控制信號(hào)分別與 offset_enablen信號(hào)端和offset_enable輸入端相連；當(dāng)offset_enable等于1時(shí)，傳 輸門P₃₃導(dǎo)通，Vin2等于vcom；當(dāng)offset_enable等于0時(shí)，傳輸門P₃₃斷開；

傳輸門P₃₄的兩端分別與Vinn輸入端和Vin2輸出端相連，其控制信號(hào)分別與 offset_enable輸入端和offset_enablen信號(hào)端相連；當(dāng)offset_enable等于1時(shí)，傳 輸門P₃₄斷開；當(dāng)offset_enable等于0時(shí)，傳輸門P₃₄導(dǎo)通，Vin2等于Vinn；

電流源I₃₁₂的一端與電源電壓VDD相連，一端與PMOS管M₃₁的源極相連；PMOS管 M₃₁的柵極與cnn1信號(hào)端相連，其漏極與NMOS管M₃₂的漏極共點(diǎn)并與Vop信號(hào)端相連； NMOS管M₃₂的柵極與cp1信號(hào)端相連，其源極與電流源I₃₁₃的一端相連；電流源I₃₁₃的 另一端與地GND相連；電容器C₃₁的一端與V_offp輸出端相連，另一端與地GND相連；

傳輸門P₃₅的兩端分別與vcom輸入端和V_offp輸出端相連，其控制信號(hào)分別與 clk_offsetcancel1n信號(hào)端和clk_offsetcancel1信號(hào)端相連，當(dāng)clk_offsetcancel1 等于1時(shí)，傳輸門P₃₅導(dǎo)通，V_offp等于vcom；當(dāng)clk_offsetcancel1等于0時(shí)，傳輸 門P₃₅斷開；

傳輸門P₃₆的兩端分別與Vop信號(hào)端和V_offp輸出端相連，其控制信號(hào)分別與 clk_offsetcancel2n信號(hào)端和clk_offsetcancel2信號(hào)端相連，當(dāng)clk_offsetcancel2 等于1時(shí)，傳輸門P₃₆導(dǎo)通，V_offp等于Vop；當(dāng)clk_offsetcancel2等于0時(shí)，傳輸 門P₃₆斷開；

電流源I₃₁₄的一端與電源電壓VDD相連，一端與PMOS管M₃₃的源極相連；PMOS管 M₃₃的柵極與cpn1信號(hào)端相連，其漏極與NMOS管M₃₄的漏極共點(diǎn)并與Von信號(hào)端相連； NMOS管M₃₄的柵極與cn1信號(hào)端相連，其源極與電流源I₃₁₅的一端相連；電流源I₃₁₅的 另一端與地GND相連；電容器C₃₂的一端與V_offn輸出端相連，另一端與地GND相連；

傳輸門P₃₇的兩端分別與vcom輸入端和V_offn輸出端相連，其控制信號(hào)分別與 clk_offsetcancel1n信號(hào)端和clk_offsetcancel1信號(hào)端相連，當(dāng)clk_offsetcancel1 等于1時(shí)，傳輸門P₃₇導(dǎo)通，V_offn等于vcom；當(dāng)clk_offsetcancel1等于0時(shí)，傳輸 門P₃₇斷開；

傳輸門P₃₈的兩端分別與Von信號(hào)端和V_offn輸出端相連，其控制信號(hào)分別與 clk_offsetcancel2n信號(hào)端和clk_offsetcancel2信號(hào)端相連，當(dāng)clk_offsetcancel2 等于1時(shí)，傳輸門P₃₈導(dǎo)通，V_offn等于Von；當(dāng)clk_offsetcancel2等于0時(shí)，傳輸 門P₃₈斷開；

所述絕對(duì)值比較電路（2）由兩個(gè)動(dòng)態(tài)差分比較器、9個(gè)反相器、2個(gè)D觸發(fā)器、2 個(gè)與門和一個(gè)同或門組成；用于對(duì)輸入信號(hào)Clk_in、Vinp、Vinn、Threshold和 offset_enable進(jìn)行處理，產(chǎn)生兩個(gè)輸出信號(hào)，分別從Clk輸出端和ctrl4輸出端輸出； 其中：

Clk_in輸入端通過反相器I₄₁與clk1信號(hào)端相連，clk1信號(hào)端通過反相器I₄₂與 Clk輸出端相連；與門I₄₃的兩個(gè)輸入端分別與Clk_in輸入端和clk1信號(hào)端相連，輸出 與Clk_dynamic1信號(hào)端相連；

offset_enable輸入端通過反相器I₄₁₀與兩輸入與門I₄₁₆的一個(gè)輸入端相連，與門 I₄₁₆的另一個(gè)輸入端與Clk_dynamic1信號(hào)端相連，輸出與Clk_dynamic信號(hào)端相連；

Clk_dynamic信號(hào)端通過反相器I₄₄與ckn信號(hào)端相連，ckn信號(hào)端通過反相器I₄₅與ckp信號(hào)端相連；

動(dòng)態(tài)差分比較器I₄₆的ck輸入信號(hào)端、Vinp輸入信號(hào)端、Vinn輸入信號(hào)端和 Threshold輸入信號(hào)端分別與所述ckp信號(hào)端、Vinp輸入端、Vinn輸入端和Threshold 輸入端相連，其outp輸出信號(hào)端與反相器I₄₇的輸入端相連，其outn輸出信號(hào)端通過反 相器I₄₈與D觸發(fā)器I₄₉的D端相連；D觸發(fā)器I₄₉在ckn信號(hào)的上升沿觸發(fā)，其輸出與 同或門I₄₁₁的一個(gè)輸入端相連；

動(dòng)態(tài)差分比較器I₄₁₂的ck輸入信號(hào)端、Vinp輸入信號(hào)端、Vinn輸入信號(hào)端和 Threshold輸入信號(hào)端分別與所述ckp信號(hào)端、Vinn輸入端、Vinp輸入端和Threshold 輸入端相連，其outp輸出信號(hào)端與反相器I₄₁₃的輸入端相連，其outn輸出信號(hào)端通過 反相器I₄₁₄與D觸發(fā)器I₄₁₅的D端相連；D觸發(fā)器I₄₁₅在ckn信號(hào)的上升沿觸發(fā)，其輸 出與同或門I₄₁₁的一個(gè)輸入端相連；同或門I₄₁₁的輸出與ctrl4輸出端相連；

所述帶失調(diào)補(bǔ)償管的差分電壓時(shí)間轉(zhuǎn)換電路（3）為一個(gè)左右對(duì)稱的差分電路，由 17個(gè)MOS管、5個(gè)反相器、一個(gè)與門、2個(gè)電容器和一個(gè)電阻器構(gòu)成；用于對(duì)輸入信 號(hào)Clk、差分模擬輸入信號(hào)Vin1和Vin2，差分模擬輸入信號(hào)V_offp和V_offn，數(shù)字輸 入信號(hào)ctrl2和ctrl3進(jìn)行處理，產(chǎn)生三個(gè)輸出信號(hào)，分別從D_p輸出端，D_n輸出端 和Clkn信號(hào)輸出端輸出；其中：

Clk輸入端通過反相器I₅₅與Clkn信號(hào)輸出端相連；與門I₅₆的兩個(gè)輸入端分別與 Clk輸入端和ctrl3輸入端相連，輸出與ctrl1信號(hào)端相連；

所述Vin1輸入端與NMOS管M₅₁的柵極相連；NMOS管M₅₂的柵極與ctrl1信號(hào)端相 連，其源極與NMOS管M₅₁的漏極、NMOS管M₅₁₂的漏極共點(diǎn)，其漏極和PMOS管M₅₃的漏極、 PMOS管M₅₄的柵極共點(diǎn)并通過電容器C₅₁與地GND相連；PMOS管M₅₃的柵極與所述Clk 輸入端相連，其源極和PMOS管M₅₄的源極共點(diǎn)并與電源電壓VDD相連；PMOS管M₅₄的漏 極和NMOS管M₅₅的漏極共點(diǎn)并通過反相器I₅₁和反相器I₅₂與所述D_p輸出端相連； NMOS管M₅₅的源極與地GND相連，其柵極與Clkn信號(hào)輸出端相連；NMOS管M₅₁₂的柵極 與NMOS管M₅₁₄的柵極共點(diǎn)并與ctrl2輸入端相連，其源極與NMOS管M₅₁₃的漏極相連； NMOS管M₅₁₃的柵極與所述V_offp輸入端相連，其源極與NMOS管M₅₁₄的漏極相連；

所述Vin2輸入端與NMOS管M₅₆的柵極相連；NMOS管M₅₇的柵極與ctrl1信號(hào)端相 連，其源極與NMOS管M₅₆的漏極、NMOS管M₅₁₅的漏極共點(diǎn)，其漏極和PMOS管M₅₈的漏極、 PMOS管M₅₉的柵極共點(diǎn)并通過電容器C₅₂與地GND相連；PMOS管M₅₈的柵極與所述Clk 輸入端相連，其源極和PMOS管M₅₉的源極共點(diǎn)并與電源電壓VDD相連；PMOS管M₅₉的漏 極和NMOS管M₅₁₀的漏極共點(diǎn)并通過反相器I₅₃和反相器I₅₄與所述D_n輸出端相連； NMOS管M₅₁₀的源極與地GND相連，其柵極與Clkn信號(hào)輸出端相連；NMOS管M₅₁₅的柵 極與NMOS管M₅₁₇的柵極共點(diǎn)并與ctrl2輸入端相連，其源極與NMOS管M₅₁₆的漏極相連； NMOS管M₅₁₆的柵極與所述V_offn輸入端相連，其源極與NMOS管M₅₁₇的漏極相連；

NMOS管M₅₁₁的漏極和NMOS管M₅₁的源極、NMOS管M₅₆的源極、NMOS管M₅₁₄的源 極、NMOS管M₅₁₇的源極共點(diǎn)，其源極與地GND相連，其柵極與Clkn信號(hào)輸出端相連； 電阻器R_D與NMOS管M₅₁₁并聯(lián)。