[發明專利]非易失性存儲單元及非易失性存儲器的布局

有效

• 申請號: 200910179167.8
• 申請日: 2009-09-29
• 公開（公告）號: CN102034827A
• 公開（公告）日: 2011-04-27
• 發明（設計）人: 施泓林;陳智彬;殷珮菁;蔡慧芳
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L29/92;H01L29/06;H01L23/528
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邱軍

技術領域

本發明涉及一種半導體元件及其布局結構，且特別是涉及一種非易失性存儲單元及非易失性存儲器的布局。

背景技術

非易失性存儲器(Non-Volatile?Memory，NVM)元件具有存入元件中的數據不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存數據的存儲器元件之一。

依據存儲器的讀寫次數的限制，非易失性存儲器可區分為：具有可重復讀寫的功能的多次可程式化存儲器(multi-time?programmable?memory，MTP?memory)以及僅能提供單次的數據寫入的單次可程式化存儲器(one-time?programmable?memory，OTP?memory)兩種。另外，若從元件結構上來區分，主要又可分為：雙層多晶硅(double-poly)非易失性存儲器以及單層多晶硅(single-poly)非易失性存儲器。

由于非易失性存儲器可與一般互補式金屬氧化半導體(Complementary?Metal?Oxide?Semiconductor，CMOS)工藝相容，因此常被應用在嵌入式存儲器(embedded?memory)領域。然而，在先進邏輯工藝中，使用雙層多晶硅非易失性存儲器作為嵌入式存儲器的工藝復雜且成本高，元件良率也不佳。因此，在先進邏輯工藝中，單層多晶硅非易失性存儲器具有一定優勢并被視為下一代相當具有競爭優勢的存儲器元件。

圖1為已知一種單層多晶硅多次可程式化非易失性存儲器布局的局部俯視示意圖。

請參照圖1，半導體基底100中設置有P型阱區112與N型阱區114，且這些阱區之間設置有隔離結構160。已知的單層多晶硅多次可程式化非易失性存儲器具有多個存儲單元110，而每一個存儲單元110是由位于P型阱區112的一個晶體管120和位于N型阱區114的一個電容器140所組成。其中，晶體管120是以多晶硅層g1作為柵極，以及在多晶硅層g1(柵極)兩側的P型阱區112中設有兩個離子摻雜區以分別作為源極S與漏極D。電容器140則是在N型阱區114中設有離子摻雜區以作為存儲器單元110的控制柵極(Control?Gate)CG，以及在N型阱區114上方設置有多晶硅層g2以作為電容器140的電極。上述的晶體管120的柵極與電容器140的電極為電性連接而形成浮置柵極(Floating?Gate)FG，且浮置柵極FG為垂直設置于P型阱區112與N型阱區114上方，且延伸設置于部分隔離結構160上方。

已知非易失性存儲器中的多個存儲單元110配置成陣列排列，且以在X方向上依序排列的多個晶體管120以及相鄰的在X方向上依序排列的多個電容器140為重復單元。另外，多條字線(Word?Line)WL沿X方向延伸并在Y方向上相互平行地排列，且每一條字線WL耦接X方向上的各電容器140的控制柵極CG。多條位線(Bit?Line)BL沿Y方向延伸并在X上方向上相互平行地排列，且與字線WL垂直交錯，每一條位線BL耦接Y方向上的各晶體管120的漏極D。

如圖1所示，已知非易失性存儲器的布局是以一個電容器140與兩個晶體管120為最小存儲單元尺寸，其布局設計為利用一條字線WL控制兩條位線BL。

然而，現今存儲器元件的發展趨勢是朝向高存儲器密度而存儲器的程序化速度(programming?speed)亦希望逐漸提高。因此，如何能達到上述的目標，將是存儲器元件發展上極為重要的課題之一。

發明內容

本發明的目的就是在提供一種非易失性存儲單元，其可相對降低通過隔離結構轉角產生的漏電流，且電容器可具有較高的耦合效應。

本發明的另一目的是提供一種非易失性存儲器的布局，除了可相對降低通過隔離結構轉角產生的漏電流，以及提高電容器的耦合效應外，還可提高存儲器元件的程式化操作的速度，以及增進元件密度。