[發明專利]微處理器裝置、集成電路以及晶片噪聲減少方法

有效

• 申請號: 200910176066.5
• 申請日: 2009-09-25
• 公開（公告）號: CN101686049A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: 雷蒙·A.·貝特倫;馬克·J.·伯茲;凡妮莎·S.·坎尼克;達魯斯·D.·嘉斯金斯;詹姆斯·R.·隆柏格;馬修·羅素·尼克森
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185;H01L27/092
• 代理公司: 北京林達劉知識產權代理事務所
• 代理人: 劉新宇;王 璐

技術領域

本發明主要關于一種于微處理器晶粒(die)提供基底偏壓 (substrate?biasing)以減低次臨界漏電流(sub-threshold?leakage)， 特別有關于一種分別鉗制基底偏壓導線至核心電壓與參考電壓 以最小化裝置基底的噪聲的裝置與方法，進而改善裝置執行性 能。

背景技術

因互補式金屬氧化物半導體(Complementary?Metal-Oxide Semiconductor，以下簡稱CMOS)電路比其他類型的集成電路 (integrated?circuit，以下簡稱IC)較為密集(dense)且其消耗的電 力較少，所以CMOS技術已成為于集成電路中的數字電路設計 的主流(dominant?style)。CMO?S電路由N溝道金屬氧化物半導體 (n-channel?metal-oxide-semiconductor，以下簡稱NMOS)與P溝道 金屬氧化物半導體(p-channel?metal-oxide-semiconductor，以下 簡稱PMO?S)共同組成，根據設計、比例(scale)、材質(material) 及制程(process)的不同，NMOS與PMOS分別具有一臨界電壓 (此指柵極對源極的電壓)。由于集成電路設計及制造技術不斷 發展，操作電壓及裝置尺寸也隨之降低。65納米(nanometer， nm)制程應用于大量CMOS半導體制程的先進光蝕刻技術 (lithographic?process)且更有益于超大型集成電路(very?large scale?integrated?circuit，以下簡稱VLSI)的制造，如微處理器等。 隨著裝置尺寸與電壓電平的減少，每個裝置的溝道長度與氧化 層厚度(oxide?thickness)也跟著減少。制造業者已改用具有較低 臨界電壓的柵極材質以增加次臨界漏電流(sub-threshold leakage?current)。當柵極對源極的電壓低于CMOS裝置的臨界電 壓時，次臨界漏電流流經漏極(drain)與源極(source)之間。多個 傳統電路的每個CMOS的基底介面(或為阱區或基底接點(bulk tie/connection))耦接于對應的一電力線(例如PMOS基底接點 耦接于核心電壓VDD，NMOS基底接點耦接于參考電壓VSS)。 在此類傳統結構中，次臨界漏電流在動態環境(如正常操作期間) 下可占總耗電力的約30％或是以上的比例。

通常需要集成電路操作于低電力模式(low?power?mode)(如 睡眠模式或冬眠(hibernation)模式)以盡可能地減少電力消耗。 于低電力模式期間，偏壓產生器(bias?generator)或充電泵 (charge?pump)以與供應電力不同的電壓電平來偏壓裝置的基 底。偏壓產生器可提供于晶片上或晶片外(off?chip)。另一種情 況，偏壓產生器將PMOS的基底接點的電壓提升至高于核心電 壓VDD的電壓并將NMOS的基底接點的電壓降低至低于參考電 壓VSS的電壓。這樣的基底偏壓明顯減少于低電力模式下的次 臨界電壓漏電流，借以保存電力總量。然而，在大型集成裝置(如 微處理器)，需要傳送基底偏壓至分布于晶粒上的多個裝置。雖 然有可能于晶粒上提供多個偏壓產生器，但上述多個偏壓產生 器消耗了有價值(valuable)的晶粒范圍，所以需要求最小化偏壓 產生器的數量。基底偏壓導線盡可能距晶粒較遠處來繞線，以 傳送基底偏壓。于低電力模式，偏壓產生器驅動基底偏壓，以 最小化次臨界漏電流與降低電力。于正常操作模式，偏壓產生 器驅動偏壓導線的電壓至對應的供應電壓，以嘗試改進裝置的 執行性能。偏壓導線分布的相關的阻抗的電平將導致于遍布 (across)集成電路的基底的電壓變動(voltage?variation)。基底偏 壓導線也會由于電容耦合(capacitive?coupling)導致引入噪聲， 影響裝置的執行性能。

在最小化電壓變動與噪聲以及維持裝置執行性能的同時， 要求將基底偏壓導線遍布于大型集成裝置(如微處理器)的晶 粒，這是現有技術亟須解決的問題。

發明內容