[發明專利]同步頻率合成器

有效

• 申請號: 200910175760.5
• 申請日: 2009-09-25
• 公開（公告）號: CN101686054A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: P·達尼;R·弗爾頓;A·M·沃克;S·穆蘇里尼
• 申請（專利權）人: 英特爾公司
• 主分類號: H03L7/00
• 分類號: H03L7/00;H03L7/08;G06F1/04
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 毛 力;袁 逸

技術領域

本發明的實施例涉及時鐘發生，尤其涉及同步頻率合成器。

背景技術

計算機使用時鐘倍頻器將低頻外部時鐘信號倍頻成高頻時鐘信號。這樣的倍 頻器可用于允許微處理器或其一部分能工作在比系統的其他部分更高的頻率?；? 者，微處理器用的高頻時鐘信號可被分頻成低頻以迎合諸如舉例而言SATA(串行 ATA)、AGP(加速圖形端口)、PCI-E(高速外圍組件互連)、SCSI(小型計算 機系統接口)等輸入/輸出總線的操作。一般而言，集成電路利用時鐘信號來同步 IC的不同部分。

在將計算機組件(例如，微處理器)設置為在高于制造商所指定的時鐘頻率 運行時，便發生超頻。一些制造商在超頻環境下進行測試以確定不同工作條件下各 組件的安全邊際。在將同步電路的工作頻率修改成在低于規范的時鐘頻率運行時， 便發生降頻，其也被稱為減頻。常規電路通過修改時鐘發生電路的分頻器/倍頻器 比來執行超頻或降頻。每當設置了新分頻器/倍頻器比時，時鐘頻率就陡變。結果， 在時鐘信號正被改變之時，電路不得不關掉或使用替換時鐘信號以避免潛在的錯誤 操作。

鎖相環通常被用于生成時鐘信號以供計算機系統中使用。一些鎖相環設計納 入了相位內插器電路以便微調輸出時鐘的相位值。對于這樣的設計，如果在微調 過程后獲得了目標相位值，則相位內插器電路的相位設置保持不變。

附圖說明

根據以下給出的詳細描述以及根據本發明的各種實施例的附圖將更完全地理 解本發明的實施例，然而詳細描述和附圖不應被視為將本發明限定于具體實施例， 而是僅用于解釋和理解目的。

圖1是同步頻率合成器的一個實施例的框圖。

圖2示出圖解根據本發明的一個實施例的時鐘信號的移位相位值的相平面圖。

圖3是用于改變輸出時鐘的頻率的過程的一個實施例的流程圖。

圖4a示出根據本發明的一個實施例的用于降頻操作的相平面圖。

圖4b是根據本發明的一個實施例的用于降頻操作的波形圖。

圖5圖解本發明聯合計算機系統的一個實施例的框圖。

圖6圖解與本發明的一個實施例一起使用的計算機系統。

圖7圖解與本發明的一個實施例一起使用的點對點計算機系統。

具體實施方式

描述了用于生成時鐘信號的裝置的實施例。在一個實施例中，頻率合成器包 括相位內插器、分頻器、以及用于確定相位內插器的相位設置的邏輯。各實施例可 聯合在不同頻率工作的多核處理器和輸入/輸出設備一起使用。

在以下描述中，闡述眾多細節以提供對本發明各實施例更透徹的解釋。然而， 將對本領域技術人員明顯的是，沒有這些具體細節也可實踐本發明的實施例。在其 它實例中，以框圖形式而非以細節示出了公知的結構和設備以免湮沒本發明的實施 例。

注意，對于這些附圖以及本公開的其他內容，信號用線條來表示。一些線條 可能較粗以指示更基本的信號路徑，和/或可能在一端或更多端上具有箭頭以指示 主要信息流向。這并非旨在進行限定。確切而言，其結合一個或更多個示例性實施 例一起使用以便更易于理解電路。如設計需要或偏好所指定的任何所表示的信號可 以實際上包括可在任一方向上行進的一個或更多個信號，并且任一個信號可用任何 合適類型的信號方案(例如，差分對、單端等)來實現。

概覽

圖1是同步頻率合成器的一個實施例的框圖。諸如總線和外圍設備等許多相 關組件并未示出以免湮沒本發明。參考圖1，同步頻率合成器包括鎖相環120、相 位內插器121、可配置分頻器122、控制邏輯130、邏輯狀態機140、以及可配置寄 存器150。同步頻率合成器的輸出是作為時鐘信號的輸出時鐘106。在一個實施例 中，諸如舉例而言I/O設備、存儲器組件、存儲設備、和計算機數據總線控制器等 計算機組件將輸出時鐘106用作工作時鐘信號。

在一個實施例中，相位內插器121耦合到鎖相環120、控制邏輯130、以及可 配置分頻器122。在一個實施例中，控制邏輯130耦合到鎖相環120、來自可配置 分頻器122的輸出時鐘106、相位內插器121、以及邏輯狀態機140。在一個實施 例中，邏輯狀態機140耦合到可配置分頻器122、控制邏輯130、以及可配置寄存 器150。