[發明專利]半導體芯片及半導體晶片

有效

• 申請號: 200910173258.0
• 申請日: 2009-09-22
• 公開（公告）號: CN101685817A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: 國島浩之
• 申請（專利權）人: 恩益禧電子股份有限公司
• 主分類號: H01L27/00
• 分類號: H01L27/00;H01L23/528;H01L21/304
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 孫志湧;穆德駿

技術領域

本發明涉及半導體芯片、半導體晶片以及用于制造半導體芯片的晶片劃片方法。?

背景技術

與本發明相關地，JP-A?No.2007-067372公開了一種用于半導體器件的技術，其中，在元件形成區與劃線區之間提供有整個地圍繞元件形成區的密封環，以防止由于對半導體晶片進行劃片而引起的破裂到達元件形成區的內部。圍繞元件形成區、沿其邊界設置有旨在防止水滲入元件形成區中的密封環。?

在另一與本發明相關的技術中，JP-A.56(1981)-140626公開了一種用于半導體晶片的技術，其中，在劃線區中設置有用于定位元件形成區的、諸如十字標記這樣的掩模對準圖案(對準標記)。?

圖11是示出放大形式的半導體晶片中的對準標記及其附近的示意性平面圖。圖12是沿著圖11中的線XII-XII截取的截面圖，其示出了半導體晶片的層疊結構。?

半導體晶片112具有布置成特定圖案的矩形元件形成區20以及位于元件形成區20之間的劃線區30。密封環區25位于元件形成區20與劃線區30之間。?

對準標記40，具有金屬膜(鋁等)的十字形標記，位于劃線區30交會的交叉區中。?

如圖12中所示，在元件形成區20和劃線區30中，在基板16上?

層壓有層間介電膜22。元件形成區20包括具有通過構圖而制成的金屬?

布線210的內部電路區和I/O(輸入/輸出)區。?

阻擋膜23位于每一層層間介電膜22的上面上。?

密封環區25是其中通過連接環狀襯墊211和密封壁24而形成用于圍繞元件形成區20的密封環251的區域。?

構成密封環251的環狀襯墊211位于與元件形成區20內的金屬布線210相同的層中，形成圍繞元件形成區20的邊界的、像矩形框一樣的帶狀。堆疊的環狀襯墊211通過密封壁24彼此相連，所述密封壁24相類似地圍繞元件形成區20。?

劃線區30、元件形成區20和密封環區25的上表面由透明的表面保護膜42所覆蓋。?

發明內容

在將半導體晶片劃片成半導體芯片的劃片工藝中，元件形成區通過在劃線區中進行切割而被彼此分離成片。?

在該工藝中，由于切割而產生的沖擊會引起半導體晶片中的層間介電膜和諸如對準標記金屬層剝離、破碎或裂開(下文中將這樣的損壞總體稱為“破裂”)。?

破裂將會毀壞密封環并且使水滲入元件形成區或毀壞元件形成區，從而導致半導體芯片的電特性的劣化。?

另外，破裂不僅會發生在半導體晶片劃片工藝中而且還會發生在運送或處理作為分立片的半導體芯片的工藝中。在后面的工藝中，由?于應力集中而引起的破裂易于發生在半導體芯片拐角區域中。?

另一方面，近年來，存在對更小的元件形成區以及更高的半導體晶片的利用效率，即，元件形成區的面積比例增加的持續增長的需求。這意味著變得更加難以圍繞元件形成區提供足夠寬的密封環區或擴寬劃線區，以在劃片線與密封環區之間得到足夠的間隙。?

例如，在JP-A?No.2007-067372中所說明的半導體晶片中，從元件形成區徑向地沿著密封環區的內部來布置像肋板一樣的輔助部，以增強密封環并且防止破裂擴展到元件形成區中。然而，這樣的輔助部的存在意味著劃線區寬度增加了輔助部長度，從而致使半導體晶片的利用效率降低。?

如上所述，期望防止劃線區中的破裂擴展到半導體晶片的元件形成區中，同時確保晶片的高效使用。?

根據本發明的一方面，半導體芯片包括元件形成區，其形成在基板上；以及劃線區，其圍繞所述元件形成區，形成在基板上，其中，所述元件形成區和所述劃線區包括在所述基板上層壓的多個層間介電膜，并且在所述半導體芯片的至少一個拐角區域中的劃線區中，局部地提供由多個拐角襯墊和互連所述拐角襯墊的通孔構成的結構，所述多個拐角襯墊在層壓方向上垂直地夾持所述多個層間介電膜中的至少一個。?

這里，元件形成區表示半導體芯片的其中形成有內部電路的區域。劃線區表示圍繞元件形成區的區域并且包括半導體芯片的拐角區域。半導體芯片的拐角區域表示包括半導體芯片的拐角并且具有給定擴展的區域。?

“在半導體芯片的至少一個拐角區域中的劃線區中局部地提供?(結構)”這一表述意指排除了結構在整個劃線區上伸展或者在兩個或更多個拐角區域上連續伸展的可能性。?

換言之，該結構可以在一個拐角區域的全部或部分上伸展或者在兩個或更多個拐角區域的全部或部分上伸展。?