[發明專利]半導體元件的制造方法

無效

• 申請號: 200910163899.8
• 申請日: 2009-08-14
• 公開（公告）號: CN101673676A
• 公開（公告）日: 2010-03-17
• 發明（設計）人: 廖舜章;鐘昇鎮;鄭光茗;莊學理
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 姜 燕;陳 晨

技術領域

本發明涉及一種IC電路元件，且特別涉及一種高介電常數金屬柵極結構及一種IC電路元件的形成方法。

背景技術

隨著集成電路尺寸不斷的減小，半導體工業已試著使用許多方法來滿足其需求。其中一種方法即為使用高介電常數材料作為柵極電極。高介電常數柵極介電質為包含介電常數較傳統柵極介電質(例如二氧化硅)高的介電材料。高介電常數柵極介電質可在相似的等效氧化層厚度(EOT)下提供一較厚的柵極介電層(例如相對于二氧化硅)。此較厚的介電層可加強可靠度及有較低的漏電流(1eakage?currents)。在半導體制造的最近趨勢為使用金屬柵極技術。金屬柵極的電阻可低于傳統多晶硅柵極，且可與位于其下方的高介電常數介電質相容。

然而，使用高介電常數介電質加上金屬柵極結構的工藝面臨了挑戰。“后柵極”(gate?last)工藝的發展可用于減少最后柵極結構損壞的風險，例如在高溫工藝中形成柵極堆疊。一后柵極工藝包含在基材上形成虛置柵極結構(dummy?gate?structure)，此虛置柵極結構包含可被金屬柵極結構替換的犧牲柵極結構。然而，仍然有許多問題存在于后柵極工藝中，例如關于在柵極之間的化學機械研磨(CMP)工藝及層間介電層(ILD)的沉積(例如減少空洞)。

因此，業界需要的是一形成柵極結構的改良方法。

發明內容

在一實施例中，本發明提供一種半導體元件的制造方法，包含：提供一基材，其上設置有一虛置柵極結構(dummy?gate?structure)；形成一硬掩模層于該虛置柵極結構上；沉積一介電層；平坦化該介電層并使用該硬掩模層作為一停止層；及移除該硬掩模層。

在另一實施例中，本發明提供一種半導體元件的制造方法，包含：提供一基材，其上設置有一虛置柵極結構；形成一第一及一第二硬掩模層于該虛置柵極結構上；形成一應變區(strained?region)于該虛置柵極結構旁；在形成該應變區后移除該第二掩模層；在移除該第二掩模層后，于該應變區中形成一源極及一漏極區；沉積一介電層；及使用該第一硬掩模層作為一停止層來移除至少一部分該介電層。

在一實施例中，本發明提供一種半導體元件的制造方法，包括：形成一犧牲多晶硅柵極于一基材上，其中在該基材上形成該犧牲多晶硅柵極包含使用一第一及一第二硬掩模層至少其一來圖案化該犧牲多晶硅層；形成一源極及一漏極區于該犧牲多晶硅柵極旁；形成一接觸點于該源極及該漏極區上，其中該接觸點的形成包含使用該第一及該第二硬掩模層至少其一來防止硅化物形成在該犧牲多晶硅柵極上。

為讓本發明的上述和其他目的、特征、和優點能更明顯易懂，下文特舉出優選實施例，并配合所附附圖，作詳細說明如下：

附圖說明

圖1為一實施例的流程圖，用以說明形成一柵極結構的方法。

圖2～圖9為一系列與圖1的流程步驟相對應的半導體元件剖面圖。

【附圖標記說明】

202～基材；204～淺溝槽隔離(STI)結構；206～第一元件區域；208～第二元件區域；210～虛置柵極結構；212～第一硬掩模層；214～第二硬掩模層；302～虛置間隔元件；306～應變區；400～柵極結構；502～間隔物；504～含P型摻質的源/漏極區；506～含N型摻質的源/漏極區；602～接觸點；702～層間介電層；902～溝槽。

具體實施方式

以下將先說明在一基材上形成半導體元件的工藝，且特別是有關于形成柵極結構的說明。在本說明書的各種例子中可能會出現重復的元件符號以便簡化描述，但這不代表在各個實施例及/或圖示之間有何特定的關聯。再者，當提到某一層在另一層“之上”或“上方”，可代表兩層之間直接接觸或中間還插有其他元件或膜層。