[發明專利]壓控振蕩器電路以及包括該壓控振蕩器電路的半導體設備

有效

• 申請號: 200910160719.0
• 申請日: 2009-07-17
• 公開（公告）號: CN101630958A
• 公開（公告）日: 2010-01-20
• 發明（設計）人: 金志炫;金重鉉
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03L7/099
• 分類號: H03L7/099;H03L7/08
• 代理公司: 北京市柳沈律師事務所
• 代理人: 邵亞麗

相關申請的交叉引用

本申請要求2008年7月17日在韓國知識產權局提交的韓國專利申請 No.10-2008-0069739的權益，其全部內容通過引用而被合并于此。

技術領域

本發明構思涉及一種半導體設備，更具體地涉及一種壓控振蕩器(VCO) 電路以及包括該VCO電路的半導體設備，所述VCO電路通過對輸入電壓執 行電平移動(level?shifting)操作，即使對于低輸入電壓也可以產生輸出頻率， 并且可以防止由高輸入電壓導致的分頻器(divider)的故障。

背景技術

當使用數字時鐘來發送數字信號時，必須預先精確地定義用于確定邏輯 值0和1的范圍，以便清楚地確定輸入信號具有值0還是1。也就是說，必 須清楚地確定一個時鐘的起點和終點。然而，當在有線或無線環境中發送信 號時，根據信號的路徑而出現信號的延遲，因而信號的相位必然改變。這樣， 用于由接收終端區分值0和1的起點和終點可能變得不清楚。

因此，需要一種用于將接收終端接收的時鐘的起點和終點與發送終端發 送的時鐘的起點和終點同步的電路。鎖相環(PLL)電路用來匹配時鐘的周期的 起始(0°)和結束(360°)。不管如何輸入信號，PLL電路都用來鎖定該信號， 好像該信號是從某個相位點輸入的一樣。

PLL電路也用于諸如射頻(RF)電路的模擬電路以及數字電路。在模擬電 路中，使用PLL電路來防止被用作源的頻率振蕩。VCO產生的頻率主要受其 環境影響。因此，在很多情況中，輸出頻率是輕微振蕩的并且被更改為具有 與輸出頻率的范圍不同的范圍的頻率。

在此情況下，系統可能不正常操作。具體地，在必須精細地分割和使用 頻率的現代無線通信系統中，頻率穩定性非常重要。

此外，PLL電路用來調諧頻率。更詳細地說，通過更改PLL電路的預定 部分，輸出頻率可以改變為期望頻率。

圖1是PLL電路100的示意框圖。圖2是示出圖1所示的VCO?110的 輸入電壓Vctrl與輸出頻率Fout之間的相互關系的圖。圖3A和圖3B是圖示 圖1所示的分頻器112的操作的圖。

參照圖1，PLL電路100包括經溫度補償的晶體振蕩器(TCXO)102、相 位檢測器(P/D)104、電荷泵106、環路濾波器108、VCO?110以及分頻器112。

TCXO?102產生參考頻率fref。P/D?104將參考頻率fref的相位與從分頻 器112輸出的分頻后的頻率fdiv的相位進行比較，如果參考頻率fref的相位 領先于分頻后的頻率fdiv的相位則輸出向上脈沖信號(up?pulse?signal)UP，而 如果參考頻率fref的相位落后于分頻后的頻率fdiv的相位則輸出向下脈沖信 號(down?pulse?signal)DN。電荷泵106用來將從P/D?104輸出的向上脈沖信號 UP或向下脈沖信號DN轉換為電壓電平。環路濾波器108通常具有低通濾波 器(LPF)的結構，并且用來累積然后發射來自電荷泵106的電荷，并且去除包 括不希望有的輸出分量的噪聲頻率。

VCO?110輸出與輸入電壓Vctrl相對應的輸出頻率Fout。例如，如果輸 入1.9V的電壓，則可以輸出790兆赫茲(MHz)的頻率，如果輸入2.0V的電壓， 則可以輸出800MHz的頻率，以及如果輸入2.1V的電壓，則可以輸出810MHz 的頻率。也就是說，VCO?110輸出與輸入電壓Vctrl相對應的輸出頻率Fout， 如圖2所示。

分頻器112用來基于分頻比來將從VCO?110輸出的輸出頻率Fout分頻， 以便輸出分頻后的頻率fdiv。如果分頻比為1/M，則fdiv＝Fout/M。可以如圖 3A和圖3B所示的那樣表示分頻器112的操作。更詳細地說，分頻器112將 如圖3A所示的相對高的頻率轉換為如圖3B所示的相對低的頻率。

現在將描述鎖定頻率的功能。