[發明專利]用于判決反饋均衡器的加法器的輸入控制電路

無效

• 申請號: 200910159910.3
• 申請日: 2009-07-21
• 公開（公告）號: CN101635576A
• 公開（公告）日: 2010-01-27
• 發明（設計）人: 彭永州
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H04B1/16
• 分類號: H04B1/16;H04L25/03
• 代理公司: 北京市德恒律師事務所
• 代理人: 馬佑平;馬鐵良

技術領域

本發明一般涉及集成電路(IC)設計，更具體地，涉及判決反饋均衡 器設計。

背景技術

隨著半導體工藝技術的進步，IC芯片能夠以更快的速度運行并且提供 更高的運行功率。這為I/O信號的數據速率提出了更高的要求，以實現系 統級性能最大化。I/O信號可以在諸如中央處理器(CPU)內存應用的碼間 鏈路傳輸，以及出現在如可升級(scalable)多處理器服務器和高速路由/ 交換機的系統中的遠程背板或同軸電纜鏈路。遠程應用程序在實現魯棒高 速I/O傳輸中尤其存在難題，因為在數據速率進入操作的微波頻率范圍或超 出這個范圍時，由于反射會出現增大的線損、串擾以及信號失真的綜合效應。

為了實現可靠的信號傳輸，I/O核心體系結構可以采用鏈路均衡器的一 些形式。用于達到3-4Gb/s的數據速率的常用的均衡器為在發射機端的前 饋均衡器，或FFE，該均衡器預校正信號，使得信號可以在接收機恢復出 具有適合可靠數據檢測的期望的形狀。均衡器的另一種形式是判決反饋均 衡器，或DFE，其通過從當前接收信號中減去出現在先驗數據信號的碼間 干擾或ISI來操作。

圖1為采用DFE的常規接收機100的框圖。接收機100包括信號放大 器110，用于DFE140的加法器120，模擬-數字采樣器130，解復用器模塊 150，DFE邏輯模塊160，時鐘數據恢復(CDR)邏輯模塊170和相位插值 器模塊175。DFE邏輯模塊160從解復用器模塊150的輸出中提取抽頭權。 抽頭權在乘法器122與DFE信號組合，然后被相加器125加和。乘法器122 和相加器125都是加法器120的組成部分。CDR邏輯模塊170和相位插值 器模塊175為采樣器130獲取時間信息。總之，DFE將校正值與接收信號 加和作為先驗切片數據判決和相關抽頭權的函數。

圖2示出了加法器120的常規電路實現原理圖，加法器120包括k個 抽頭，其中k為整數。放大器110的輸出，以差分對的形式，通過網絡SN 和SP連接到采樣器130的輸入。數個反饋抽頭塊202[1]到202[k]連接到網 絡SN和SP，其中k為整數。加法器120用于加和反饋抽頭和接收信號。

參考圖2，抽頭202[1]到202[k]的電路結構是相同的，但是對于每個抽 頭塊，信號和抽頭權是不同的。以抽頭塊202[1]作為示例，互補數據信號 DataP[1]和DataN[1]由圖1所示的DFE模塊140生成，互補標志信號SgnP[1] 和SgnN[1]由圖1所示的DFE邏輯模塊160生成。抽頭權[1]由預定電流源 206[1]表示。一對NMOS晶體管212[1]和214[1]確定抽頭權[1]加到網絡SN 或者網絡SP上。當NOMS晶體管212[1]開啟時，電流從網絡SP流出，例 如，網絡SP的接收信號由抽頭權[1]修正。類似地，當NOMS晶體管214[1] 開啟(turn?of)時，電流從網絡SN流出，例如，網絡SN的接收信號由抽 頭權[1]修正。NMOS晶體管212[1]和214[1]由互補數據信號DataP[1]和 DataN[1]以及互補標志信號SgnP[1]和SgnN[1]控制。當信號SgnP[1]為邏輯 高，并且信號SgnN[1]為邏輯低，那么PMOS晶體管224[1]和226[1]開啟。 同時，如果信號DataP[1]為邏輯高，并且信號DataN[1]為邏輯低，那么NMOS 晶體管212[1]開啟并且NMOS晶體管214[1]關斷。類似地，當信號SgnP[1] 為邏輯低并且信號SgnN[1]為邏輯高時，PMOS晶體管222[1]和228[1]開啟。 同時，如果信號DataP[1]為邏輯高并且信號DataN[1]為邏輯低，那么NMOS 晶體管214[1]開啟并且NMOS晶體管212[1]關斷。通過這種方法，在網絡 SN或網絡SP預期的抽頭權以電流源206[1]的強度的形式反饋到接收信號。