[發(fā)明專利]用于判決反饋均衡器的加法器的輸入控制電路

無效

• 申請?zhí)枺?/td>: 200910159910.3
• 申請日: 2009-07-21
• 公開（公告）號: CN101635576A
• 公開（公告）日: 2010-01-27
• 發(fā)明（設(shè)計(jì)）人: 彭永州
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: H04B1/16
• 分類號: H04B1/16;H04L25/03
• 代理公司: 北京市德恒律師事務(wù)所
• 代理人: 馬佑平;馬鐵良

1、一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭電 路包括：

傳輸接收信號的差分對的第一和第二網(wǎng)絡(luò)；

連接在第一節(jié)點(diǎn)和第一電源電壓之間的校正源，所述校正源具有與抽 頭權(quán)基本成比例的量級；

具有分別連接在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的第一開 關(guān)晶體管；

具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和漏極的第二開 關(guān)晶體管；

具有分別連接在所述第二節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第 三開關(guān)晶體管；

具有分別連接在所述第二節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 四開關(guān)晶體管；

具有分別連接在所述第三節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第 五開關(guān)晶體管；

具有分別連接在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 六開關(guān)晶體管；

分別連接到所述第一和第二開關(guān)晶體管的柵極的第一和第二控制信 號，所述第一和第二控制信號彼此互補(bǔ)；

連接到所述第三和第六開關(guān)晶體管的柵極的第三控制信號；以及

連接到所述第四和第五開關(guān)晶體管的柵極的第四控制信號，所述第四 控制信號與所述第三控制信號互補(bǔ)。

2、根據(jù)權(quán)利要求1所述抽頭電路，其中所述校正源為電流源。

3、根據(jù)權(quán)利要求1所述抽頭電路，其中所述第一和第二控制信號由 DFE電路生成，并且所述第三和第四控制信號由DFE邏輯電路生成。

4、根據(jù)權(quán)利要求1所述抽頭電路，其中所述第一和第二控制信號由 DFE邏輯電路生成，并且所述第三和第四控制信號由DFE電路生成。

5、一種判決反饋均衡器(DFE)的加法器中的抽頭電路，所述抽頭電 路包括：

傳輸接收信號的差分對的第一和第二網(wǎng)絡(luò)；

連接在第一節(jié)點(diǎn)和第一電源電壓之間的電流源，所述電流源具有與抽 頭權(quán)基本成比例的量級；

具有分別連接在所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的源極和漏極的第一開 關(guān)晶體管；

具有分別連接在所述第一節(jié)點(diǎn)和第三節(jié)點(diǎn)之間的源極和漏極的第二開 關(guān)晶體管；

具有分別連接在所述第二節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第 三開關(guān)晶體管；

具有分別連接在所述第二節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 四開關(guān)晶體管；

具有分別連接在所述第三節(jié)點(diǎn)和所述第一網(wǎng)絡(luò)之間的源極和漏極的第 五開關(guān)晶體管；

具有分別連接在所述第三節(jié)點(diǎn)和所述第二網(wǎng)絡(luò)之間的源極和漏極的第 六開關(guān)晶體管；

分別連接到所述第一和第二開關(guān)晶體管的柵極的第一和第二控制信 號，所述第一和第二控制信號彼此互補(bǔ)；

連接到所述第三和第六開關(guān)晶體管的柵極的第三控制信號；以及

連接到所述第四和第五開關(guān)晶體管的柵極的第四控制信號，所述第四 控制信號與所述第三控制信號互補(bǔ)。

6、根據(jù)權(quán)利要求1或5所述抽頭電路，其中所述第一電源電壓為地。

7、根據(jù)權(quán)利要求6所述抽頭電路，其中所述第一到第六開關(guān)晶體管為 NOMS晶體管。

8、根據(jù)權(quán)利要求1或5所述抽頭電路，其中所述第一電源電壓為高壓 電源(VDD)。

9、根據(jù)權(quán)利要求8所述抽頭電路，其中所述第一到第六開關(guān)晶體管為 PMOS晶體管。

10、根據(jù)權(quán)利要求5所述抽頭電路，其中所述第一和第二控制信號由 DFE電路生成，并且所述第三和第四控制信號由DFE邏輯電路生成。

11、根據(jù)權(quán)利要求5所述抽頭電路，其中所述第一和第二控制信號由 DFE邏輯電路生成，并且所述第三和第四控制信號由DFE電路生成。