[發明專利]串行存儲裝置及信號處理系統

無效

• 申請號: 200910159894.8
• 申請日: 2009-07-16
• 公開（公告）號: CN101640064A
• 公開（公告）日: 2010-02-03
• 發明（設計）人: 上南雅裕;西川和予;倉持昌宏;新田忠司;森俊樹
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G11C11/34
• 分類號: G11C11/34;G11C8/00;G06F13/00
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 汪惠民

技術領域

本發明涉及半導體存儲裝置，特別涉及在與主控制器之間通過串行通信收發指令、地址及數據的串行存儲裝置及具備該串行存儲裝置的信號處理系統。

背景技術

削減連接存儲裝置與主控制器的信號線的根數對高密度地安裝信號處理系統有效。作為響應高密度安裝要求的存儲裝置有串行存儲裝置。典型的串行存儲裝置的IO由單一輸入引腳(pin)及單一輸出引腳構成。因此，在串行存儲裝置中，可成為少引腳、小型的封裝。

串行存儲裝置通過利用例如100MHz的系統時鐘信號動作，能夠以80ns/字節(12.5M字節/s)的速度進行數據讀取。即，串行存儲裝置實現與具備8比特或16比特的并行數據端子的并行存儲裝置同等的數據讀取速度。關于串行存儲裝置，有如下的裝置，即：通過不等待地址的全部比特的輸入而在輸入了行地址(ロ一アドレス)的時刻使行譯碼器(ロ一デコ一ダ)動作，從而使數據讀取速度高速化(例如，參照專利文獻1)。

[專利文獻1]特表2002-515628號公報

串行存儲裝置的數據讀取速度雖然在脈沖傳輸中比較高速，但在隨機存取中卻很低。這是由于在隨機存取中每當讀取單位數據時必須輸入指令及地址，因此系統開銷變大。

在讀取存儲裝置所存儲的處理代碼來執行的信號處理系統中，若發生轉移命令等的分支處理，則發生向存儲裝置的隨機存取。另外，在存儲裝置也存儲有數據的情況下，數據讀取在代碼區域與數據區域之間頻繁地更換，即隨機存取頻繁發生。因此，若將串行存儲裝置用于信號處理系統，則處理速度有可能降低。

發明內容

鑒于上述問題，本發明以使串行存儲裝置的隨機存取高速化為課題。

為了解決上述課題采取如下的方法。即，串行存儲裝置在與主控制器之間通過串行通信收發指令、地址及數據，該串行存儲裝置具備：基地址保持電路，其保持作為有效地址計算的基準的基地址；和地址運算電路，其基于由所述基地址及從所述主控制器輸入的地址來計算有效地址。據此，為了計算有效地址，從主控制器輸入與基地址的地址差分即可，所以能夠縮短地址輸入所需要的時間。據此，能夠降低隨機存取時的系統開銷從而使隨機存取高速化。

具體地說，所述地址運算電路具備加法器，其將所述基地址和由所述主控制器所輸入的地址進行相加。據此，通過單純地加法運算就能夠根據基地址及由主控制器所輸入的地址計算有效地址。并且，由所述主控制器所輸入的地址優選利用2的補碼表示。據此，能夠高速地訪問以基地址為中心的前后規定范圍內的有效地址。

優選所述地址運算電路按照由所述主控制器所輸入的指令，選擇在所述基地址上加上了由所述主控制器所輸入的地址后的地址及由所述主控制器所輸入的地址的任意一方，作為有效地址。據此，能夠通過指令來切換高速的地址輸入與以往的地址輸入。

另外，優選所述基地址保持電路在從所述主控制器輸入了規定的指令時，將保持內容更新為由所述地址運算電路所輸出的地址。據此，能夠任意控制基地址的更新時期，且能夠在用戶所期望的情況下執行高速地址輸入。

(發明效果)

基于本發明，能夠使串行存儲裝置的隨機存取高速化。并且，能夠提高具備串行存儲裝置的信號處理系統的處理速度。

附圖說明

圖1是本發明的一個實施方式相關的串行存儲裝置及具備該串行存儲裝置的信號處理系統的構成圖。

圖2是地址運算電路及基地址保持電路的構成圖。

圖3是絕對地址訪問相關的時刻圖。

圖4是相對地址訪問相關的時刻圖。

圖5是基地址更新相關的時刻圖。

圖6是基地址保持相關的時刻圖。

符號說明：

10-主控制器，20-串行存儲裝置，25-地址運算電路，252-加法器，26-基地址保持電路，SIO-數據端子，SCLK-時鐘端子。

具體實施方式

以下，參照附圖對用于實施本發明的最優方式進行說明。圖1表示本發明的一個實施方式相關的串行存儲裝置及具備該串行存儲裝置的信號處理系統的構成。主控制器10與串行存儲裝置20之間是利用數據端子SIO中所輸入的4比特的輸入輸出信號SIO、時鐘端子SCLK中所輸入的系統時鐘信號SCLK及芯片選擇信號CS#連接的。另外，為了說明的方便，設串行存儲裝置20的存儲容量為16M比特，并且利用24比特的地址能夠確定任意的1比特。