[發明專利]邏輯測試機以及同時測量多個受測裝置的延遲時間的方法

有效

• 申請號: 200910134986.0
• 申請日: 2009-04-20
• 公開（公告）號: CN101865974A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 吳永裕;陳煌輝
• 申請（專利權）人: 普誠科技股份有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;G01R31/3177
• 代理公司: 北京林達劉知識產權代理事務所(普通合伙) 11277
• 代理人: 劉新宇;王璐

技術領域

本發明有關于受測裝置的測試，特別是有關于受測裝置的延遲時間的測量。

背景技術

從一裝置開始接收一輸入信號，直到該裝置依據該輸入信號而產生輸出信號為止，通常會有一段延遲時間。延遲時間的長短反映了裝置效能的高低。一般而言，高效能的裝置所需的延遲時間較短，而低效能的裝置所需的延遲時間較長。當系統是由許多子裝置所串接而成時，整個系統的延遲時間是由各子裝置的各個延遲時間相加而得，因此系統整體的延遲時間會拖延的很長。在許多情形下，為了將系統效能維持于一定水準之上，通常會限制系統的延遲時間必須小于一界限值。因此，系統延遲時間的長短對于系統效能的高低是十分重要的決定因素。

由于裝置的延遲時間十分重要，因此必須有測量裝置的延遲時間的方法。邏輯測試機(Logic?tester)通常用來測量受測裝置的延遲時間。圖1為已知的延遲時間測量系統100的區塊圖。系統100包括一邏輯測試機102、多個開關122～12N及132～13N、以及多個受測裝置112、114、...、11N。邏輯測試機102的輸出端S_I分別經由開關122～12N耦接至受測裝置112～11N的輸入端S_I1～S_IN，而邏輯測試機102的輸入端S_O分別經由開關132～13N耦接至受測裝置112～11N的輸出端S_O1～S_ON。由于邏輯測試機102無法同時測量兩個以上的受測裝置的延遲時間，因此受測裝置112～11N必須逐一耦接至邏輯測試機102以供邏輯測試機102進行測試。亦即，同一時間僅有單一受測裝置耦接至邏輯測試機102進行延遲時間的測量，而其他受測裝置與邏輯測試機102間的開關均是打開的。

圖2是圖1的邏輯測試機102測量受測裝置的延遲時間的方法200的流程圖。首先，操作者自多個受測裝置中選取一目標受測裝置(步驟202)。假設該目標受測裝置為受測裝置112，因此操作者須關上開關122、132以耦接受測裝置112至邏輯測試機102，并打開其余的開關。接著，邏輯測試機102產生一起始碼序列(initial?code?sequence)以輸入至目標受測裝置112(步驟204)。于一實施例中，邏輯測試機102以一函數產生器(function?generator)104產生該起始碼序列。當目標受測裝置112收到起始碼序列，便會將其輸出信號保持為一第一值。

接著，邏輯測試機102產生一工作碼序列(functional?code?sequence)以輸入至目標受測裝置112(步驟206)。于一實施例中，邏輯測試機102以該函數產生器104產生該工作碼序列。當目標受測裝置112接收工作碼序列完畢時，便會將其輸出信號自第一值轉變為第二值。于函數產生器104輸出工作碼序列完畢的同時(步驟208)，邏輯測試機102偵測目標受測裝置112的輸出信號S_O1(步驟210)，并以一時間計數器106累計該目標受測裝置112的一延遲時間(步驟212)。

當邏輯測試機102發現目標受測裝置112的輸出信號S_O1的值自第一值轉換為第二值時(步驟214)，便停止對目標受測裝置112的延遲時間的累計，并輸出該延遲時間的值(步驟216)。此時目標受測裝置112的延遲時間已測量完畢。若有其他受測裝置尚未測量(步驟218)，則操作者自多個受測裝置114～11N中重新選取一新目標受測裝置(步驟202)，關上新目標受測裝置相對應的開關以耦接新目標受測裝置至邏輯測試機102，并打開其余的開關。然后，邏輯測試機102再度執行步驟204～216，以測量新目標受測裝置的延遲時間。該流程持續至所有受測裝置循序測量完畢為止。

由于圖1的邏輯測試機102于同一時間僅能測量單一受測裝置，因此當受測裝置的數目多時，邏輯測試機102需反復執行圖2的步驟202～218許多次，而造成時間上的浪費及無效率。同時，每當更換新的目標受測裝置時，操作者須反復將舊的目標受測裝置與邏輯測試機102間的耦接移除，并將新的目標受測裝置耦接至邏輯測試機102，造成操作者許多的不便。因此，圖1的邏輯測試機102的測試效率較低且耗損操作者較高的測試成本。因此，需要一種同時測量多個受測裝置的延遲時間的邏輯測試機，以解決上述的問題。

發明內容