[發(fā)明專利]具有芯片選通電極的半導(dǎo)體封裝和堆疊半導(dǎo)體封裝

無效

• 申請?zhí)枺?/td>: 200910134523.4
• 申請日: 2009-04-17
• 公開（公告）號: CN101567346A
• 公開（公告）日: 2009-10-28
• 發(fā)明（設(shè)計）人: 鄭冠鎬
• 申請（專利權(quán)）人: 海力士半導(dǎo)體有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L23/482;H01L23/488;H01L23/52
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 李昕巍

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體封裝以及具有相同構(gòu)造的堆疊半導(dǎo)體封裝，特別是涉 及具有芯片選通電極(chip?selection?through?electrode)以選取半導(dǎo)體芯片的 半導(dǎo)體封裝以及具有該芯片選通電極的堆疊半導(dǎo)體封裝。

背景技術(shù)

近來，半導(dǎo)體芯片技術(shù)發(fā)展導(dǎo)致半導(dǎo)體芯片能夠儲存大量的數(shù)據(jù)，并能 夠在短時間內(nèi)處理大量的數(shù)據(jù)，而半導(dǎo)體封裝中含有多個半導(dǎo)體芯片。

在堆疊半導(dǎo)體封裝技術(shù)中，為了加強數(shù)據(jù)儲存能力與數(shù)據(jù)處理速度，至 少堆積兩片半導(dǎo)體芯片。

堆疊半導(dǎo)體封裝需要結(jié)構(gòu)適合地選擇一個堆疊半導(dǎo)體芯片用以輸入或 輸出數(shù)據(jù)。在傳統(tǒng)的堆疊半導(dǎo)體封裝中，各半導(dǎo)體芯片由不同的芯片選擇圖 案形成，使其得以選用各自的半導(dǎo)體芯片。

然而，此選用堆疊半導(dǎo)體芯片的方法需要使用不同圖案的掩模用于半導(dǎo) 體芯片的不同的芯片選擇圖案。如此必須利用不同掩模來形成不同的芯片選 擇圖案，大大增加堆疊半導(dǎo)體封裝制造工藝的復(fù)雜性，并增加了堆疊半導(dǎo)體 封裝制備所需的時間。

發(fā)明內(nèi)容

本發(fā)明的各實施例針對于半導(dǎo)體封裝具有的形狀能使其制造工藝不須 利用不同的掩模來形成不同的芯片選擇圖案，并能在較短時間內(nèi)完成。

另外，本發(fā)明的各實施例針對于使堆疊半導(dǎo)體封裝具有上述半導(dǎo)體封 裝。

在一個實施例中，半導(dǎo)體封裝包括：半導(dǎo)體芯片，其包括電路單元和焊 墊，該焊墊包括數(shù)據(jù)焊墊與芯片選擇焊墊，其每一個都與電路單元電連接； 至少兩個芯片選通電極，貫穿芯片選擇焊墊與半導(dǎo)體芯片，并具有電連接到 芯片選擇焊墊的第一貫通電極和與芯片選擇焊墊電絕緣的第二貫通電極。

芯片選擇焊墊包括導(dǎo)電層，而此導(dǎo)電層可包括用以絕緣第二貫通電極的 開口。

該第一貫通電極和第二貫通電極以矩陣方式設(shè)置。

芯片選擇焊墊的數(shù)目可多于一個。

芯片選擇焊墊的面積大于數(shù)據(jù)焊墊的面積。

在另一個實施例中，堆疊半導(dǎo)體封裝包括：多個半導(dǎo)體芯片，其互相堆 積，并且各半導(dǎo)體芯片都具有電路單元、數(shù)據(jù)焊墊和芯片選擇焊墊；以及芯 片選通電極，其貫穿芯片選擇焊墊和對應(yīng)于該芯片選擇焊墊的半導(dǎo)體芯片， 其中各芯片選通電極電連接到不同半導(dǎo)體芯片的芯片選擇焊墊。

半導(dǎo)體芯片的各芯片選擇焊墊包括導(dǎo)電層，并且各芯片選通電極電連接 到不同半導(dǎo)體芯片的芯片選擇焊墊的導(dǎo)電層。

對應(yīng)于未電連接到芯片選擇焊墊的芯片選通電極的部分，導(dǎo)電層可包括 開口，用以絕緣芯片選通電極。

或者，對應(yīng)于未電連接到芯片選擇焊墊的芯片選通電極的部分，導(dǎo)電層 可包括絕緣構(gòu)件，用以絕緣芯片選通電極。

芯片選擇焊墊的數(shù)目可多于一個。

芯片選通電極以矩陣方式設(shè)置。

芯片選通電極設(shè)置在貫穿半導(dǎo)體芯片的芯片選擇焊墊的通孔內(nèi)。

芯片選通電極的數(shù)目可等于或多于堆疊半導(dǎo)體芯片的數(shù)目。

芯片選擇焊墊的面積大于數(shù)據(jù)焊墊的面積。

附圖說明

圖1為根據(jù)本發(fā)明實施例的半導(dǎo)體封裝的平面圖。

圖2為圖1中‘A’部分的放大圖。

圖3為圖1中沿線段I-I’的截面圖。

圖4為圖3中‘B’部分的放大圖。

圖5為根據(jù)本發(fā)明實施例的堆疊半導(dǎo)體封裝的透視圖。

圖6至圖9為圖5中的堆疊半導(dǎo)體封裝內(nèi)的第一至第四半導(dǎo)體芯片的平 面圖。

圖10為圖6至圖9所示的半導(dǎo)芯片堆積成的堆疊半導(dǎo)體封裝的平面圖。

圖11為圖10中沿線段II-II’的截面圖。

圖12為圖10中沿線段III-III’的截面圖。

圖13為圖10中沿線段IV-IV’的截面圖。

[符號說明]

10：電路單元???????????????????20：數(shù)據(jù)焊墊

30：芯片選擇焊墊???????????????90：焊墊

100：半導(dǎo)體芯片????????????????200：芯片選通電極

300：半導(dǎo)體封裝????????????????210：第一貫通電極

220：第二貫通電極??????????????34：導(dǎo)電層