[發明專利]用于測試設定/保持時間的設備和方法

無效

• 申請號: 200910133980.1
• 申請日: 2009-04-16
• 公開（公告）號: CN101686051A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: 李政勛
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H03K19/08
• 分類號: H03K19/08;G04F10/00;G11C11/34
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊林森;康建峰

相關申請的交叉引用

本申請要求2008年9月24日向韓國知識產權局提交的韓國申請第 10-2008-0093532號的優先權，該韓國申請以其整體通過引用結合于此， 如充分闡述了一樣。

技術領域

本發明涉及測試設備，并且更加具體地涉及用于測試設定/保持時間 的設備和方法。

背景技術

半導體集成電路的尤其是半導體存儲裝置的寫入操作期間的一個重 要參數是設定/保持時間。這里，只有當設定/保持時間具有適當容限時， 要寫入的數據才可以根據數據選通信號“DQSB”變成居中。結果，數據 可以準確地寫入半導體集成電路的存儲區域內。

圖1是半導體集成電路的傳統數據輸入設備的示意框圖。在圖1中， 數據輸入設備1包括多個數據輸入單元DIP_DQ0至DIP_DQ7和芯片外 驅動器(off-chip?driver)校準單元10。全部所述多個數據輸入單元 DIP_DQ0至DIP_DQ7的結構都相同。

所述多個數據輸入單元DIP_DQ0至DIP_DQ7中的每一個都構造成 接收啟用信號“ENDINB”、數據信號“DATA<0:7>”以及數據選通信號 “DQSB”作為輸入。這里，所述多個數據輸入單元DIP_DQ0至DIP_DQ7 以一對一方式和數據引腳DQ0至DQ7(未示出)連接。

芯片外驅動器校準單元10構造成校準芯片外驅動器(未示出)的輸出 數據的電平。這里，芯片外驅動器校準單元10接收在多個數據輸入單元 DIP_DQ0至DIP_DQ7中之一內預先獲得(亦即預先提取)的數據，并 且接收數據時鐘信號“DCLK”作為輸入，以輸出芯片外驅動器校準信號 “PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD”。芯片外驅 動器校準信號“PU_INCD”、“PU_DECD”、“PD_INCD”和“PD_DECD” 用于校準芯片外驅動器(未示出)的輸出數據的電平。

圖2是圖1設備中使用的傳統數據輸入單元DIP_DQ6的示意框圖。 在圖2中，數據輸入單元DIP_DQ6包括輸入緩沖器21、預先提取電路單 元22以及寫入驅動器23。芯片外驅動器校準單元10接收預先提取電路 單元22的輸出數據作為輸入。

當啟用信號“ENDINB”被啟用時，輸入緩沖器21緩沖并輸出數據 信號“DATA<6>”。預先提取電路單元22將根據數據選通信號“DQSB” 預先提取輸入緩沖器21的輸出數據，亦即預先提取4位，以使輸出數據 居中，然后輸出該輸出數據。寫入驅動器23驅動預先提取電路單元22 的輸出數據，將該輸出數據寫入半導體集成電路的存儲區域內。

圖3是圖1設備中使用的傳統芯片外驅動器校準單元的示意框圖。在 圖3中，芯片外驅動器校準單元10包括鎖存電路單元11和解碼器12。

鎖存電路單元11根據數據時鐘信號“DCLK”鎖存從預先提取電路 單元22輸出的數據信號“ALGNR0B”、“ALGNF0B”、“ALGNR1B”和 “ALGNF1B”，以輸出被鎖存的數據信號“DIN0B”、“DIN1B”、“DIN2B” 和“DIN3B”。解碼器12將鎖存的數據信號“DIN0B”、“DIN1B”、“DIN2B” 和“DIN3B”解碼，以輸出芯片外驅動器校準信號“PU_INCD”、 “PU_DECD”、“PD_INCD”和“PD_DECD”。

考慮到半導體集成電路的芯片內的電路布置，通過考慮信號負載的建 模操作來執行用于將數據寫入操作中的設定/保持容限設置到適當水平的 模擬操作，亦即執行設定/保持模擬。

然而，數據輸入設備1(在圖1中)是個問題。例如，數據輸入設備1(圖 1中)的電路配置無法執行判斷關于多個數據引腳所選取的設定/保持時間 是否適用的測試。雖然半導體集成電路的數據引腳以一對一方式對應于多 個數據輸入單元DIP_DQ0至DIP_DQ7，但是所述多個數據輸入單元 DIP_DQ0至DIP_DQ7由于在制造過程期間和操作環境上的差異而具有 彼此不同的數據輸出特性。