[發明專利]用于測試設定/保持時間的設備和方法

無效

• 申請號: 200910133980.1
• 申請日: 2009-04-16
• 公開（公告）號: CN101686051A
• 公開（公告）日: 2010-03-31
• 發明（設計）人: 李政勛
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H03K19/08
• 分類號: H03K19/08;G04F10/00;G11C11/34
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊林森;康建峰

1.一種用于測試設定/保持時間的設備，包括：

多個數據輸入單元，其每個配置成響應于選擇信號和設定/保持校準 信號來校準輸入數據的設定/保持時間；以及

芯片外驅動器校準單元，其配置成通過使用所述輸入數據響應于測試 模式信號來產生所述選擇信號和所述設定/保持校準信號，

其中，所述多個數據輸入單元中的每一個包括：

輸入緩沖器，其配置成接收所述輸入數據；

設定/保持校準單元，其配置成通過將所述輸入緩沖器的輸出信號延 遲多達對應于根據所述選擇信號啟用的所述設定/保持校準信號的延遲時 間，來校準所述輸入數據的設定/保持時間；以及

預先提取電路單元，其配置成預先提取所述設定/保持校準單元的輸 出信號以輸出預先提取的數據，并且

其中，所述芯片外驅動器校準單元包括：

第一鎖存電路單元，其配置成鎖存由所述預先提取電路單元輸出的預 先提取的數據以輸出被鎖存的數據；

切換單元，其配置成當所述測試模式信號處在禁用狀態下時，將由所 述第一鎖存電路單元輸出的被鎖存的數據傳輸至第二鎖存電路單元，并且 當所述測試模式信號處在啟用狀態下時，將由所述第一鎖存電路單元輸出 的被鎖存的數據傳輸至第三鎖存電路單元；

所述第二鎖存電路單元，其配置成鎖存由所述切換單元輸出的被鎖存 的數據，并且將由所述切換單元輸出的被鎖存的數據輸出至第一解碼器；

所述第三鎖存電路單元，其配置成鎖存由所述切換單元輸出的被鎖存 的數據，將由所述切換單元輸出的被鎖存的數據的第一部分輸出至第二解 碼器，并且將由所述切換單元輸出的被鎖存的數據的第二剩余部分輸出至 第三解碼器；

所述第一解碼器，其配置成對由所述第二鎖存電路單元輸出的被鎖存 的數據進行解碼，以輸出用于校準芯片外驅動器的輸出數據電平的芯片外 驅動器校準信號；

所述第二解碼器，其配置成對由所述第三鎖存電路單元輸出的被鎖存 的數據的第一部分進行解碼以輸出所述選擇信號；以及

所述第三解碼器，其配置成對由所述第三鎖存電路單元輸出的被鎖存 的數據的第二剩余部分進行解碼以輸出所述設定/保持校準信號。

2.如權利要求1所述的用于測試設定/保持時間的設備，其中，所述 設定/保持校準單元配置成包括多個單元延遲。

3.如權利要求2所述的用于測試設定/保持時間的設備，其中，在所 述多個單元延遲當中，所述輸入緩沖器的輸出信號所通過的單元延遲的數 目根據所述設定/保持校準信號而改變。

4.如權利要求3所述的用于測試設定/保持時間的設備，其中，所述 設定/保持校準信號包括多個信號位。

5.如權利要求4所述的用于測試設定/保持時間的設備，其中，所述 設定/保持校準控制單元配置成分別對所述選擇信號和所述多個信號位執 行邏輯“與”運算以輸出運算結果。

6.一種用于測試設定/保持時間的設備，包括：

輸入緩沖器，其配置成接收輸入數據；

設定/保持校準單元，其配置成通過將所述輸入緩沖器的輸出信號延 遲多達對應于根據選擇信號啟用的設定/保持校準信號的延遲時間，來校 準所述輸入數據的設定/保持時間；

預先提取電路單元，其配置成預先提取所述設定/保持校準單元的輸 出信號以輸出預先提取的數據；

第一鎖存電路單元，其配置成鎖存預先提取的所述數據以輸出被鎖存 的數據；以及

多個解碼器，其每個配置成對被鎖存的所述數據進行解碼，以輸出芯 片外驅動器校準信號、所述選擇信號以及所述設定/保持校準信號之一。

7.如權利要求6所述的用于測試設定/保持時間的設備，其中，所述 設定/保持校準單元包括多個單元延遲，并且所述輸入緩沖器的輸出信號 所通過的所述多個單元延遲的數目根據所述設定/保持校準信號而改變。