[發明專利]多層/多輸入/多輸出(MLMIMO)模型和使用方法

有效

• 申請號: 200910133608.0
• 申請日: 2009-03-31
• 公開（公告）號: CN101551834A
• 公開（公告）日: 2009-10-07
• 發明（設計）人: 麥里特·法克;拉哈·桑達拉拉簡;李俊華;丹尼爾·帕格;山下朝夫
• 申請（專利權）人: 東京毅力科創株式會社
• 主分類號: G06F17/50
• 分類號: G06F17/50;H01L21/66;H01L21/28
• 代理公司: 北京東方億思知識產權代理有限責任公司
• 代理人: 柳春雷;南 霆

技術領域

本發明涉及襯底處理，更具體地，使用優化的多層/多輸入/多輸出 (MLMIMO)模型、工序和子系統來改進襯底處理。

背景技術

蝕刻處理行為固有地是非線性和互相作用的從步驟到步驟(層)或者 伴隨著處理堆疊被編譯(蝕刻/CVD/注入)。利用基于Tokyo?Electron Limited(TEL)室和基本處理的物理建模與來自處理細化的英制數據和測 量并調節臨界尺寸(CD)的控制相互作用的知識，可以使用多輸入多輸出 非線性模型以遞歸的方式計算和優化側壁角度(SWA)、深度、膜厚度、 過蝕刻、底切、表面清潔和損壞控制。當前低成本產品使用塊硅技術。由 于晶體管持續收縮，通道深度的影響正變成臨界(超淺源/漏極延伸)。隨 著SOI膜收縮，柵和/或者間隔的厚度以及SOI膜的厚度的更小的變化可 以影響晶體管的性能。當蝕刻工序沒有受到控制時，去除柵附近的材料影 響電氣性能。

當前高性能微處理器使用PD?SOI(部分耗盡的硅絕緣體膜上硅)-假 定閾值電壓為0.2伏特。在柵和/或者間隔減少量可以是總柵/或者間隔厚度 的大百分比(10％)的同時PD?SOL膜約為50nm。未來一代的SOI膜將 稱為FD?SOL(全耗盡，假定閾值電壓為0.08伏特并且厚度為～25nm)。 當前，這些膜由于厚度控制均勻性的限制和缺陷不沒有生產。通道的移動 性隨著SOI的厚度降低而下降。利用更薄的SOI膜，柵和/或者間隔隔壁 厚度的控制變得更關鍵。

發明內容

本發明可以提供一種設備和方法，其使用多層/多輸入/多輸出 (MLMIMO)處理程序MLMIMO和評估庫實時處理襯底，以控制柵和/或 者間隔的厚度以控制柵和/或者間隔的均勻性，并消除對晶體管結構的損 壞。

本發明的其它方面將從以下描述和從附圖中變得明顯。

附圖說明

現在將參照示意性附圖僅僅通過示例描述本發明的實施例，其中相應 的參考標號表示相應的部件，其中：

圖1示出根據本發明實施例的處理系統的示例性框圖；

圖2A-2F示出了根據本發明實施例的蝕刻子系統的示例性框圖；

圖3A-3F示出了根據本發明實施例的附加蝕刻子系統的示例性框 圖；

圖4圖示了根據本發明實施例的負通道場效應晶體管(nFET)結構和 正通道場效應晶體管(pFET)結構的示例性視圖；

圖5示出了根據本發明實施例的示例性多層/多輸入/多輸出 (MLMIMO)模型優化和控制方法的簡化框圖；

圖6圖示了根據本發明實施例的多層處理程序的簡化框圖；

圖7圖示了根據顯影根據本發明實施例的多層/多輸入/多輸出 (MLMIMO)的工序的示例性流程圖；

圖8圖示了根據本發明實施例的示例性實驗設計(DOE)表；

圖9圖示了用于使用根據本發明實施例的MLMIMO的工序的運行流 程圖；以及

圖10圖示了與圖9的運行流程圖有關的示例性模型。

具體實施方式

本發明提供了一種用于處理其上具有大量半導體器件并具有更大量的 晶體管柵和/或者間隔結構的襯底的設備和方法。在各種實施例中，提供設 備和方法，用于形成和/或者使用MLMIMO評估庫，執行可以包括一個或 者多個測量工序、一個或者多個沉積工序、一個或者多個局部蝕刻(局部 蝕刻)工序、一個或者多個全蝕刻(多蝕刻)工序的MLMIMO處理程 序、以及/或者用于驗證MLMIMO模型和相關處理程序。

一個或者多個特征可以設置在襯底的各個位置處并可以用來評估和/或 者驗證MLMIMO模型和相關處理程序。襯底可以具有與其相關的襯底數 據，并且襯底數據可以包括實時和歷史的數據。此外，襯底可以具有與其 相關的其它數據，并且其它數據可以包括柵結構數據、所需位置號、訪問 位置號、用于一個或者多個位置的置信數據和/或者風險數據、位置排列數 據、轉移程序數據或者有關處理數據或者評估/驗證有關數據或者它們的任 何組合。與MLMIMO有關襯底相關的數據可以包括可以用來建立轉移襯 底的時間和地點的轉移程序數據，并且可以使用操作狀態數據改變轉移程 序。