[發明專利]從電源VDD到IO管腳之間的一種新型NMOS箝位及其應用方法

無效

• 申請號: 200910133598.0
• 申請日: 2009-04-13
• 公開（公告）號: CN101859766A
• 公開（公告）日: 2010-10-13
• 發明（設計）人: 胡煜
• 申請（專利權）人: 蘇州芯美微電子科技有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L23/60
• 代理公司: 暫無信息
• 代理人: 暫無信息

相關申請的交叉參考

這一專利申請可參考同一作者所著的20040257728美國專利申請。

發明的背景

本發明適用的領域

本發明所相關的領域是用于芯片中的靜電放電保護(ESD)半導體器件線路，更具體的是指在電源(VDD)和輸入/輸出管腳(I/O?PAD)中連接電器件可提供一個箝位的靜電保護裝置，而此輸入/輸出I/O管腳在正常的情況下可以承受高于VDD電源電壓。

相關已知的專利文獻

靜電放電(ESD)是一種由一個物體對另外一個物體轉移電荷的極短暫的現象?？焖俚碾姾赊D移所產生的瞬間電位差足以擊穿絕緣介質如柵極的雙氧化層(SiO2)，從而使MOS管永久失效。普通的ESD保護器件是在受保護的管腳上連接不同的集成電路元件在ESD的暫態高壓下開啟，而平時呈關閉狀態，開啟后可在瞬間連接對地的回路，使ESD電流有效地得到疏導，從而避免輸入/輸出管腳和內部的的電路受到損壞。

圖1(已有技術)所示的是一個典型的靜電防護網，在這套電路中，一個內部的信號電壓S20從內部電路中傳輸到輸出管腳(PAD)24上，驅動級的反相器由N型MOS管N18和P型的MOS管P18組成。反相器的輸出端直接與管腳24相連。除此之外，二個保護電路N2和P2構成一個保護網絡，使得在PAD24上如果有瞬態負電壓脈沖的情況下，這一保護網絡接通了去電源(VDD)30和地(VSS)10的回路。同樣如果有一個正的高壓脈沖沖擊管腳24，則會正向導通P2由管腳到VDD的二極管，和N2中由漏端到襯底的反相二極管，使得電流可以分流到地和電源VDD的金屬環上。然而，采用這樣的PMOS，其N阱上拉到電源VDD，使得管腳端無法承受高于VDD的電壓。例如當VDD工作電壓是在3.3伏的情況下，如果管腳24上面承載一個5伏的信號，就會使PN結二極管正向導通而造成可觀的漏電流?？朔@一正向導通二極管特性的方法之一是懸浮N阱(FloatingN?well)。自偏置N阱的PMOS管可以同時用在輸出驅動和ESD放電保護上，當IO管腳端口有高于VDD的電壓時，懸浮N阱可以承載高于VDD的電壓而不會造成二極管正向導通。對于正常工作而言，自偏置的PMOS管則會使N阱襯底端接到VDD上。(詳見″ESDProtection?in?a?Mixed?Voltage?Interface?and?Multirail?Disconnected?Power?Grid?Environment?in?0.50-and?0.25-um?Channel?Length?CMOS?Technologies″，by?Steven?H.Voldman，IEEE?Transactions?on?Components，Packaging，and?Manufacturing?Technology--Pt.A?Vol.18(2)，p.303-313，June?1995)

美國專利5,969,541給出了一個如何控制自偏置N阱的辦法(Waggoner)

美國專利6,353,520建議采用串聯的二極管，連接VDD到IO端口，而IO端口到VSS則用下掛的串聯NMOS來解決IO端口高壓的問題，以避免雙氧化層的擊穿。(Anderson等)

美國專利6,181,214采用了下掛的串聯(Cascaded)NMOS管作為輸入的ESD放電保護，置于IO管腳和VSS之間，其IO管腳也是可以承載高于電源電壓的電位。(Schmott?et?al)

美國專利6,444,511展示了一種增強型用于從IO管腳到VSS?ESD放電保護的下掛串聯型NMOS管的生產工藝。

發明綜述

本項發明的一個主要目標是解決靜電放電保護電路中被保護的管腳需要承載高于電源電壓的電位的問題。這樣一個ESD保護組件或網絡，即要和IO管腳一樣在正常的工作情況下承載高于VDD的電位，同時又要有能力在ESD沖擊下回閃(Snapback)到低阻抗對地回路，并且箝位在較低的電壓上以便放電電流能夠順利地通導至地，從而達到保護集成電路內部敏感電路的目的。

本發明的另一個目標是提供一種不受電源上電、下電(Power?ON/OFF)干擾的靜電放電保護裝置，也就是在以上二種情況下，都不會產生瞬態漏電流的現象發生。

本發明的第三個目的是提供一種擺脫完全硅金屬化的步驟，因此在任何情況下都不需要硅金屬化的阻斷層