[發明專利]驗證集成電路效能模型的方法

有效

• 申請號: 200910131892.8
• 申請日: 2009-04-09
• 公開（公告）號: CN101859330A
• 公開（公告）日: 2010-10-13
• 發明（設計）人: 魯埃爾·納什;白鈺;李曉偉
• 申請（專利權）人: 輝達公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;顧珊

技術領域

本發明是關于集成電路的計算器輔助設計；特別是，關于在一存儲器等待時間仿真環境中對集成電路效能模型進行驗證。

背景技術

當處理器發送請求至存儲器裝置，例如動態隨機存取存儲器(DRAM)，處理器在一段時間之后，才能讀取到存儲器裝置的響應，這種情況稱為“等待時間(latency)”。舉例來說，處理器發出讀取請求到高速緩沖寄存器(Cache)系統，然后在一段時間后，高速緩沖寄存器系統產生響應，并將所請求的數據放在總線，而在等待時間結束后，處理器可從總線中取得所要的數據。如果處理器在等待時間結束前就試著要取得數據，則處理器可能取得不正確或是無效的數據。因此在設計處理器時，需要將存儲器的等待時間一并考慮。

在先前技術中，處理器或是其它集成電路的計算器輔助設計需要許多的人力與物力，來驗證集成電路模型是否是正確無誤。舉例來說，集成電路中定義功能需求的架構模型，一般是先由一個工程小組來負責編寫。接著另一個工程小組負責集成電路的寄存器傳輸級(register?transfer?level)模型，并以架構模型來驗證寄存器傳輸級模型的邏輯或是功能。在先前技術中，乃是利用“固定等待時間”模型(或稱為仿真環境)來進行驗證，其中存儲器的等待時間被設定為固定值。但實際上，等待時間會因為種種的因素而變動，例如不同種類的請求會有不同的等待時間。因此以“固定等待時間”所進行的驗證可能是不準確的。

根據以上所述，因此需要一種更準確且動態的等待時間模型，來進行集成電路的驗證。

發明內容

本發明提供一種驗證集成電路效能模型的方法、一種設計集成電路的方法、以及一種動態仿真存儲器等待時間以設計集成電路的方法。

在一實施例中，本發明提出一種驗證集成電路效能模型的方法，包含：取得存取存儲器的請求的統計數目與其對應等待時間值；根據統計數目與對應的等待時間值產生等待時間的函數；將隨機數代入等待時間的函數以取得一等待時間值；根據所取得的等待時間值驗證集成電路效能模型的邏輯。

在另一實施例中，本發明提出一種設計集成電路的方法，包含編寫集成電路的源編碼；產生集成電路的效能模型；以及驗證效能模型。驗證效能模型的步驟還包含：取得存取存儲器的請求的統計數目與其對應等待時間值；根據統計數目與對應的等待時間值產生等待時間的函數；將隨機數代入等待時間的函數以取得一等待時間值；根據所取得的等待時間值驗證效能模型的邏輯。

在又一實施例中，本發明提出一種動態仿真存儲器等待時間以設計集成電路的方法，包含編寫該集成電路的源編碼；產生集成電路的效能模型；以及驗證效能模型。驗證效能模型的步驟還包含：取得存取存儲器的請求的統計數目與其對應等待時間值；根據統計數目與對應的等待時間值產生等待時間的函數；將一隨機數代入等待時間的函數以取得一等待時間值；將另一隨機數代入等待時間的函數以取得另一等待時間值；根據所取得的等待時間值驗證效能模型的邏輯。

通過以下的較佳實施例的敘述并配合圖式說明，本發明的目的、特征與優點將更為清楚。

附圖說明

圖1為本發明實施例設計集成電路的方法流程圖；

圖2顯示本發明實施例的統計數據；以及

圖3a-3d顯示本發明實施例的分段線形函數。

具體實施方式

圖1顯示本發明一實施例中設計集成電路(例如圖形處理單元(GPU))的流程圖。在步驟100，利用例如C++的編程語言編寫集成電路的源編碼，接著建立寄存器傳輸級(RTL)的效能模型。在集成電路的設計中，寄存器傳輸級的描述是一種描述同步數字電路運作的方式。在寄存器傳輸級的設計中，電路的行為是由硬件寄存器間的信號流動(或是數據搬移)來定義，而通過這些信號來進行邏輯操作。

在步驟102中，取得統計數據，例如存取存儲器的請求的統計請求數目與其對應等待時間值，以建立一存儲器等待時間分布模型。圖2顯示存儲器等待時間分布模型的范例，其中X軸代表以頻率(Clk)來表示的等待時間值，Y軸則代表請求數目。需說明的是，本發明中的統計請求數目與等待時間值可以從一真實系統的歷史數據中取得，或是如同圖2范例中，由計算器仿真來產生。此外需說明的是，統計請求數目可只針對某一種類的請求，例如讀取請求或是寫入請求，但在其它范例中，所取得的統計請求數目與請求的種類無關。