[發(fā)明專利]絕緣柵型半導(dǎo)體裝置及其制造方法

無效

• 申請?zhí)枺?/td>: 200910128528.6
• 申請日: 2009-03-16
• 公開（公告）號: CN101533855A
• 公開（公告）日: 2009-09-16
• 發(fā)明（設(shè)計）人: 宮原正二;須磨大地
• 申請（專利權(quán)）人: 三洋電機(jī)株式會社;三洋半導(dǎo)體株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/36;H01L21/336;H01L21/20;H01L21/265
• 代理公司: 北京市柳沈律師事務(wù)所
• 代理人: 岳雪蘭

技術(shù)領(lǐng)域

本發(fā)明涉及一種絕緣柵型半導(dǎo)體裝置及其制造方法，更詳細(xì)地涉及一種將漏極電極和源極電極設(shè)置在同一主面的漏極向上結(jié)構(gòu)中，實(shí)現(xiàn)接通電阻降低的絕緣柵型半導(dǎo)體裝置及其制造方法。?

背景技術(shù)

已知有將漏極區(qū)域引出到形成有源極電極的基板的主面而能夠進(jìn)行表面安裝的所謂漏極向上結(jié)構(gòu)(アツプドレイン構(gòu)造)的絕緣柵型半導(dǎo)體裝置(例如參照專利文獻(xiàn)1)。?

參照圖10的剖面圖，以MOSFET為例說明現(xiàn)有的能夠進(jìn)行表面安裝的、所謂漏極向上結(jié)構(gòu)的絕緣柵型半導(dǎo)體裝置。?

在p型半導(dǎo)體硅基板110上設(shè)置n-型半導(dǎo)體層111、112，并設(shè)置從n-型半導(dǎo)體層112到達(dá)n-型半導(dǎo)體層111的p+型雜質(zhì)區(qū)域113。在n-型半導(dǎo)體層112表面設(shè)置p型雜質(zhì)區(qū)域(p型阱區(qū)域W′)，在p型阱區(qū)域W′表面設(shè)置MOSFET的元件區(qū)域E′。?

元件區(qū)域E′在n-型溝道層121設(shè)置溝槽115，由柵極絕緣膜116膜覆蓋溝槽115的內(nèi)壁，柵極電極117埋設(shè)在溝槽115內(nèi)。在與溝槽115鄰接的p型雜質(zhì)區(qū)域W′表面設(shè)置p+型源極區(qū)域114。溝槽115上方由層間絕緣膜118覆蓋，源極電極120與各單元的源極區(qū)域144連接而設(shè)置。?

在n-型半導(dǎo)體層112上設(shè)置漏極電極126。漏極電極126與設(shè)置于n-型半導(dǎo)體層112的高濃度p型雜質(zhì)區(qū)域119接觸。P型雜質(zhì)區(qū)域119成為與埋入n-型半導(dǎo)體層111、112且構(gòu)成漏極區(qū)域的一部分的p+型雜質(zhì)區(qū)域113接觸并將漏極電流提升到基板表面的導(dǎo)電路徑。?

專利文獻(xiàn)1：(日本)特許公開2000-200902公報?

如上所述，漏極向上結(jié)構(gòu)的MOSFET具有p+型雜質(zhì)區(qū)域(埋入?yún)^(qū)域)113、成為提升漏極電流的導(dǎo)電路徑的p型雜質(zhì)區(qū)域119及低濃度的p型雜質(zhì)區(qū)域(p型阱區(qū)域W′)，MOSFET的元件區(qū)域E′形成在p型阱區(qū)域W′內(nèi)。?

但是，擴(kuò)散區(qū)域即p型阱區(qū)域W′的雜質(zhì)濃度越在其底部則越低，存在電阻增加的問題。漏極向上結(jié)構(gòu)的MOSFET從元件區(qū)域E′下方到埋入?yún)^(qū)域113、p型雜質(zhì)區(qū)域119形成電流路徑，但由于在p型阱區(qū)域W′底部，雜質(zhì)濃度降低，故存在如下問題，即在元件區(qū)域E′下方，基板垂直方向的電流路徑的電阻值增加，接通電阻增加。?

另外，由于與p型阱區(qū)域W′的雜質(zhì)濃度相比，埋入?yún)^(qū)域113的雜質(zhì)濃度為高濃度，所以因形成埋入?yún)^(qū)域113時的熱處理而存在向上方的擴(kuò)散(所謂的爬升)增大的情況。?

即，埋入?yún)^(qū)域113通過爬升而到達(dá)p型阱區(qū)域W′層，作為p型阱區(qū)域W′層不能確保所希望的厚度，存在耐壓劣化的問題。?

另外，p型阱區(qū)域W′的底部例如位于距離表面4.5μm左右的深度，為了補(bǔ)償雜質(zhì)濃度的降低，在該區(qū)域進(jìn)行離子注入時，存在即使使用高加速能量也難以在該區(qū)域進(jìn)行離子注入的問題。?

發(fā)明內(nèi)容

本發(fā)明是鑒于上述課題而開發(fā)的，其通過以下結(jié)構(gòu)來解決上述課題。第一方面的發(fā)明具有：p型半導(dǎo)體基板；設(shè)置在該半導(dǎo)體基板上的第一n型半導(dǎo)體層；設(shè)置在該第一n型半導(dǎo)體層上的第二n型半導(dǎo)體層；設(shè)置在該第二n型半導(dǎo)體層上的第三n型半導(dǎo)體層；以從所述第一n型半導(dǎo)體層到達(dá)所述半導(dǎo)體基板的深度而被埋入的高濃度n型雜質(zhì)區(qū)域；以從所述第二n型半導(dǎo)體層到達(dá)所述第一n型半導(dǎo)體層的深度而被埋入的高濃度的第一p型雜質(zhì)區(qū)域；以從所述第三n型半導(dǎo)體層到達(dá)所述第二n型半導(dǎo)體層的深度而被埋入的第二p型雜質(zhì)區(qū)域；設(shè)置在所述第三n型半導(dǎo)體層并與所述第二p型雜質(zhì)區(qū)域相接的第三p型雜質(zhì)區(qū)域；設(shè)置在所述第三p型雜質(zhì)區(qū)域表面的絕緣柵型半導(dǎo)體元件區(qū)域；在所述第二p型雜質(zhì)區(qū)域及第三p型雜質(zhì)區(qū)域的外側(cè)，設(shè)置深度為從所述第三n型半導(dǎo)體層表面到達(dá)所述第一p型雜質(zhì)區(qū)域的p型導(dǎo)電區(qū)域；與所述絕緣柵型半導(dǎo)體元件區(qū)域連接的第一電極及第二電極；與所述p型導(dǎo)電區(qū)域連接的第三電極。?