[發明專利]集成電路的仿真測試方法

有效

• 申請號: 200910109891.3
• 申請日: 2009-11-27
• 公開（公告）號: CN101719170A
• 公開（公告）日: 2010-06-02
• 發明（設計）人: 黎嘉勇;田浦延;李達
• 申請（專利權）人: 深圳國微技術有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 深圳市康弘知識產權代理有限公司 44247
• 代理人: 胡朝陽;孫潔敏

技術領域

本發明涉及電路仿真測試方法，尤其是涉及一種采用分段的形式提高集成電路仿真驗證 速度的仿真測試方法。

背景技術

現代的電路設計技術，除了直接繪制電路圖之外，也有直接以語言實現電路的方式，這 種語言即稱為硬件描述語言(Hardware?Description?Language，HDL)。隨著大規模邏輯電路的 發展，硬件描述語言獲得廣泛的應用，其中使用最多的是verilog?HDL。

EDA(Electronic?Design?Automatic)技術是以計算機為工具，使用硬件描述語言完成設計 文件，自動地完成邏輯編譯、化簡、分割、綜合及優化、布局布線、仿真等工作。EDA技術 的出現，極大地提高了電路設計的效率，減輕了設計者的勞動強度。

隨著大規模邏輯電路的廣泛應用和邏輯功能的日趨復雜，其驗證邏輯功能是否正確的測 試方案也變得非常繁雜和煩瑣。如此，對于邏輯設計驗證工程師來說，如何提高效率判斷邏 輯電路功能是否正確這一問題愈加突出，它也成為當前邏輯設計電路的仿真驗證技術領域的 一大難點。

驗證邏輯設計電路是否正確可以分為軟件和硬件兩種驗證方案：

一是驗證人員采用EDA仿真驗證軟件，模擬電路的工作情況，根據仿真波形和時序的結 合來分析和判斷仿真結果是否正確。

二是采用硬件驗證法，通過采用CPLD或FPGA等可編程邏輯器件進行硬仿真，直接驗 證需要測試的邏輯設計電路。利用諸如FPGA等可編程邏輯器件來進行邏輯驗證時，需要擁 有數量巨大的邏輯門的FPGA、成本高、周期長。而且必須在基于FPGA的硬件電路完成調 試的情況下，才能用來驗證待測的邏輯設計電路；即使基于FPGA的硬件電路完成調試，一 旦待測的邏輯設計電路出現邏輯錯誤，該測試環境給出的幫助信息較少，對于邏輯錯誤的定 位也非常困難。因此通過EDA仿真工具驗證電路仍然是電路設計必不可少的階段。

另外，在芯片級的集成電路設計的過程中，除了考慮芯片的性能之外，也需要將芯片的 上市時間要求考慮在內，這就直接涉及到了芯片的驗證時間問題。但是，現有的EDA工具在 中斷此次仿真后，不具備在下次仿真中恢復此次仿真環境的功能，因此每次仿真都需要經過 相同的向量激勵后，電路才能運行到所需的狀態，從而耗費了大量時間，嚴重影響了芯片的 設計進度。

發明內容

本發明公開一種集成電路仿真測試方法，通過將原本單線程的仿真流程分割成多個可并 行執行的仿真線程，大幅減少了仿真的測試時間。

本發明采用如下技術方案來實現：一種集成電路仿真測試方法，其包括步驟：

讀入集成電路的網表，根據寄存器、鎖存器、RAM、ROM各自的數據生成對應的列表 文件，由列表文件按verilog硬件描述語言生成保存現場數據任務和恢復現場數據任務；

在不同仿真時間點時調用保存現場數據任務，對所指定的不同仿真時間點的仿真現場數 據進行保存；

產生多個相互獨立的仿真線程，每個仿真線程均啟動仿真軟件，調用恢復現場數據任務 將每個仿真軟件所仿真對應的集成電路初始化為在不同仿真時間點時保存的現場數據，并啟 動各個仿真線程進行仿真驗證。

其中，保存仿真現場數據的步驟包括：

先停止集成電路中所有的時鐘信號，并保存各時鐘信號的狀態；

然后分別保存各個寄存器、鎖存器、RAM和ROM的當前數據。

其中，寄存器、鎖存器、RAM和ROM的仿真現場數據分別保存在不同的文件中。

其中，寄存器、鎖存器、RAM和ROM的仿真現場數據均保存在一個文件中。

其中，寄存器、鎖存器、RAM和ROM的仿真現場數據以二進制格式保存在文件中。

其中，調用恢復現場數據任務將集成電路初始化的步驟包括：

停止集成電路中所有的時鐘信號；

以保存的仿真現場數據恢復各個寄存器、鎖存器、RAM和ROM的狀態值；

恢復集成電路中所有時鐘信號。

與現有技術相比，本發明具有如下有益效果：