[發明專利]控制雙處理器切換的方法、裝置及終端有效
| 申請號: | 200910084526.1 | 申請日: | 2009-05-20 |
| 公開(公告)號: | CN101893926A | 公開(公告)日: | 2010-11-24 |
| 發明(設計)人: | 陳浩;譚海防 | 申請(專利權)人: | 聯想(北京)有限公司 |
| 主分類號: | G06F1/32 | 分類號: | G06F1/32 |
| 代理公司: | 北京集佳知識產權代理有限公司 11227 | 代理人: | 逯長明;王寶筠 |
| 地址: | 100085 北京市*** | 國省代碼: | 北京;11 |
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| 摘要: | |||
| 搜索關鍵詞: | 控制 處理器 切換 方法 裝置 終端 | ||
技術領域
本發明涉及通信技術領域,特別涉及控制雙處理器切換的方法、裝置及終端。
背景技術
現有的異構處理器計算環境主要指由雙處理組成的終端,通常雙處理器中一個是X86處理器,另一個是嵌入式處理器(ARM處理器或MIPS處理器)。X86處理器通常具有高速率、高功耗的特點,是一種通用的Windows操作系統處理器,由于其計算能力遠高于嵌入式處理器,因此終端的顯示屏、USB(Universal?Serial?Bus,通用串行總線)接口、鍵盤、揚聲器等外接設備通常都直接與X86處理器相連,由X86處理器通過PC(Personal?Computer,個人計算機)總線標準對視頻系統、音頻系統、存儲系統和外設輸入輸出系統進行控制。但是,由于嵌入式處理器通常具有低功耗、低速率的特點,是一種非通用處理器,因此在X86處理器處于睡眠狀態,或者終端處于電量較低的狀態時,需要嵌入式處理器可以完成特定的應用,例如上網、或者媒體播放等,以達到省電和快速啟動應用的目的。
發明人在對現有技術的研究過程中發現,基于現有的雙處理器架構,由于嵌入式處理器采用自有總線標準,與X86所采用的PC總線標準不一致,導致嵌入式處理器難以對終端的外接設備單獨進行控制,因此在完成特定應用時,仍然需要X86處理器處于喚醒狀態,也就是說要兩個處理器要同時處于工作狀態,由此可知,在X86處理器處于休眠狀態或待機狀態時完成特定應用,將增加終端的功耗。
發明內容
本發明的目的在于提供控制雙處理器切換的方法、裝置及終端,以解決現有技術中在進行特定應用時需要啟動兩個處理器,導致終端功耗增加的問題。
為解決上述技術問題,本發明提供如下技術方案:
一種控制雙處理器切換的方法,應用于包括X86處理器系統和嵌入式處理器系統的終端,所述終端內還包括連接所述X86處理器系統和嵌入式處理器系統的切換模塊,所述切換模塊與所述終端的外接設備相連,所述方法包括:
當所述切換模塊通過接收X86處理器系統的控制信號控制所述外接設備時,所述切換模塊接收切換到嵌入式處理器系統的觸發信號;
所述切換模塊喚醒所述嵌入式處理器系統,并切換到接收所述嵌入式處理器系統發送的控制信號;
通過所述嵌入式處理器系統的控制信號控制所述外接設備。
一種控制雙處理器切換的裝置,應用于包括X86處理器系統和嵌入式處理器系統的終端,所述切換裝置與所述終端的外接設備相連,所述裝置包括:
接收單元,用于當切換單元通過接收X86處理器系統的控制信號控制所述外接設備時,接收切換到嵌入式處理器系統的觸發信號;
切換單元,用于喚醒所述嵌入式處理器系統,并切換到接收所述嵌入式處理器系統發送的控制信號,通過所述嵌入式處理器系統的控制信號控制所述外接設備。
一種終端,包括:X86處理器系統、嵌入式處理器系統和切換裝置,所述切換裝置與所述終端的外接設備相連,
所述切換裝置用于,當通過接收X86處理器系統的控制信號控制所述外接設備時,接收切換到嵌入式處理器系統的觸發信號,喚醒所述嵌入式處理器系統,并切換到接收所述嵌入式處理器系統發送的控制信號,通過所述嵌入式處理器系統的控制信號控制所述外接設備。
由以上本發明提供的技術方案可見,本發明實施例的終端包括X86處理器系統、嵌入式處理器系統和連接所述X86處理器系統和嵌入式處理器系統的切換模塊,切換模塊與所述終端的外接設備相連,當所述切換模塊通過接收X86處理器系統的控制信號控制所述外接設備時,所述切換模塊接收切換到嵌入式處理器系統的觸發信號,所述切換模塊喚醒所述嵌入式處理器系統,并切換到接收所述嵌入式處理器系統發送的控制信號,通過所述嵌入式處理器系統的控制信號控制所述外接設備。由于本發明實施例可以通過切換模塊實現嵌入式處理器系統對終端外接設備的單獨控制,因此可以由嵌入式處理器系統完成終端的特定應用,而不必開啟X86處理器系統,由此節約了終端功耗;并且將終端的切換控制功能集成在切換模塊中,節約了終端的涉及成本和器件數量。
附圖說明
圖1為本發明控制雙處理器切換的方法的第一實施例流程圖;
圖2為本發明控制雙處理器切換的方法的第二實施例流程圖;
圖3為本發明控制雙處理器切換的裝置的第一實施例框圖;
圖4為本發明控制雙處理器切換的裝置的一個應用實例結構圖;
圖5為圖4中顯示協議轉換模塊的結構示意圖;
圖6為圖4中存儲共享模塊的結構示意圖;
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