[發明專利]面向應用的FPGA的延遲故障測試方法及系統

無效

• 申請號: 200910083717.6
• 申請日: 2009-05-07
• 公開（公告）號: CN101581762A
• 公開（公告）日: 2009-11-18
• 發明（設計）人: 馮建華;孫博韜;林騰;徐文華
• 申請（專利權）人: 北京大學
• 主分類號: G01R31/317
• 分類號: G01R31/317;G01R31/3177
• 代理公司: 北京路浩知識產權代理有限公司
• 代理人: 胡小永

技術領域

本發明涉及延遲故障測試技術領域，特別涉及一種面向應用的FPGA的延遲故障測試方法及系統。

背景技術

FPGA(Field?Programmable?Gate?Array，現場可編程門陣列)具有應用設計開發周期短、可重配置等優點。目前，FPGA不僅被用于原型設計的驗證，同時也在眾多應用領域的電子系統中被用于實現部分甚至主要功能。而其中某些應用領域，如醫療設備、航空電子等對系統的可靠性有較高的要求，這就使得FPGA的測試對于這些應用具有特殊的重要性。

通常情況下，FPGA應用者為了保證電路的可靠性，會對FPGA中所有資源進行固定故障的測試。但是隨著FPGA器件尺寸的不斷下降，電路可以運行的頻率越來越高，因此測試除了要滿足功能正確性的需求外，對性能的需求也日趨提高。所以針對FPGA延遲故障的測試越來越受到人們的重視，延遲故障的測試不僅可以覆蓋固定故障模型中的故障，還可以對電路的性能做出最精確的診斷。

現在針對FPGA延遲測試開展的工作已經很多，已經發表的文章對FPGA的延遲測試提出了一些方法。例如2004年7月發表的BISTof?delay?faults?in?the?logic?architecture?of?symmetrical?FPGAs中對FPGA的內部結構模型化，為測試提供了模型基礎；1999年9月發表的文章Application-dependent?testing?of?FPGA?delay?faults中提出一種基于FSM的測試方法，并分別對存在反饋和不存在反饋兩種情況進行討論，同時給出了時間代價的計算方法；Design-specific?path?delaytesting?in?lookup-table-based?FPGAs中提出了一種基于BIST的FPGA?延遲測試，先將電路所有路徑按一定特征分組，然后選取同一組中全部路徑利用BIST電路進行測量。文章Application-Dependent?DelayTesting?of?FPGAs給出的一種簡化測量的模型，將所有的LUT配置成與門的形式，然后通過施加兩次測試向量就可以對全部路徑進行測試。現有技術中還存在著FPGA故障覆蓋率的統計方法和可靠性衡量方法等內容。上述所有這些方法都有一個共同的局限性，就是他們只能針對純LUT的邏輯電路進行測試，而不考慮其他固定邏輯單元。在電路規模較小邏輯較簡單的情況下，這種測試是有效的。但是通過對一些稍大規模的電路進行布局布線就會發現，其中大量使用了MUX這種固定邏輯單元，并且通過MUX的使用，使得電路的性能得到很好的改善。有些人提出通過閑置LUT實現MUX邏輯，從而替代MUX進行測試，但這種方法會改變電路結構，也會大大降低電路的性能，并不可取。

發明內容

本發明的目的是提供一種在不改變原始設計使用邏輯單元的情況下、對FPGA設計所使用到的邏輯類型不加限制的前提下，故障覆蓋率高的面向應用的FPGA的延遲故障測試方法及系統，以克服現有技術的缺陷。

為實現上述目的，本發明采用如下技術方案：

一種面向應用的FPGA的延遲故障測試方法，該方法包括步驟：

S1.按照電路設計要求的時鐘周期確定被測的各關鍵路徑，并將所有關鍵路徑按照邏輯級數排序；

S2.以邏輯級數最高的關鍵路徑的終端寄存器為根節點，從所有終端為該寄存器、子節點不屬于所述關鍵路徑的路徑中選取第二被測路徑構成被測電路測試二叉樹；

S3.將構成所述測試二叉樹的所有被測路徑的LUT查找表配置函數修改為MUX多路復用器邏輯函數；

S4.將BIST內建自測電路與所述被測電路相連，并修改網表；

S5.重新讀取并下載修改后的網表，檢測是否有延遲故障存在；

S6.重復步驟S2-S5，直至所有關鍵路徑均被覆蓋，完成測試。

其中，所述關鍵路徑為延遲大于電路設計要求的時鐘周期的70％的路徑。

其中，所述選取第二被測路徑的依據為：當一個節點擁有兩個以上的子節點，且子節點為葉節點的情況下，選取延遲較大的葉節點所在路徑作為第二被測路徑；或當一個節點擁有兩個以上的子節點，且子節點不是葉節點的情況下，選取子節點扇入最大的節點所在路徑作為第二被測路徑。

其中，所述BIST內建自測電路是具有如下功能的電路：

a.其測試激勵生成部分可保證測試過程中同時測試被測路徑的上升路徑延遲故障、下降路徑延遲故障以及MUX控制端的轉變延遲故障；

b.其控制電路中寄存器的位數等于被測電路中最大延遲路徑的邏輯級數；