[發明專利]面向應用的FPGA的延遲故障測試方法及系統

無效

• 申請號: 200910083717.6
• 申請日: 2009-05-07
• 公開（公告）號: CN101581762A
• 公開（公告）日: 2009-11-18
• 發明（設計）人: 馮建華;孫博韜;林騰;徐文華
• 申請（專利權）人: 北京大學
• 主分類號: G01R31/317
• 分類號: G01R31/317;G01R31/3177
• 代理公司: 北京路浩知識產權代理有限公司
• 代理人: 胡小永

1.一種面向應用的FPGA的延遲故障測試方法，其特征在于，該方法包括步驟：

S1.按照電路設計要求的時鐘周期確定被測的各關鍵路徑，并將所有關鍵路徑按照邏輯級數排序；

S2.以邏輯級數最高的關鍵路徑的終端寄存器為根節點，從所有終端為該寄存器、子節點不屬于所述關鍵路徑的路徑中選取第二被測路徑構成被測電路測試二叉樹；

S3.將構成所述測試二叉樹的所有被測路徑的LUT查找表配置函數修改為MUX多路復用器邏輯函數；

S4.將BIST內建自測電路與所述被測電路相連，并修改網表；

S5.重新讀取并下載修改后的網表，檢測是否有延遲故障存在；

S6.重復步驟S2-S5，直至所有關鍵路徑均被覆蓋，完成測試；

所述選取第二被測路徑的依據為：

當一個節點擁有兩個以上的子節點，且子節點為葉節點的情況下，選取延遲較大的葉節點所在路徑作為第二被測路徑；或

當一個節點擁有兩個以上的子節點，且子節點不是葉節點的情況下，選取子節點扇入最大的節點所在路徑作為第二被測路徑。

2.如權利要求1所述的面向應用的FPGA的延遲故障測試方法，其特征在于，所述關鍵路徑為延遲大于電路設計要求的時鐘周期的70％的路徑。

3.如權利要求1所述的面向應用的FPGA的延遲故障測試方法，其特征在于，所述BIST內建自測電路是具有如下功能的電路：

a.其測試激勵生成部分可保證測試過程中同時測試被測路徑的上升路徑延遲故障、下降路徑延遲故障以及MUX控制端的轉變延遲故障；

b.其控制電路中寄存器的位數等于被測電路中最大延遲路徑的邏輯級數；

c.其輸出比較器可在外部端口直接觀測。

4.如權利要求1所述的面向應用的FPGA的延遲故障測試方法，其特征在于，所述LUT配置函數修改為MUX邏輯函數的修改方式為：

F=A1·A3+A2·A3‾]]>

其中，A₁、A₂為所述第二被測路徑的輸入端，A₃為所述第二被測路徑的控制端，F為該LUT的輸出端。

5.如權利要求1-4任一項所述的面向應用的FPGA的延遲故障測試方法，其特征在于，所述BIST電路與所述被測電路相連方式為：

所述BIST內建自測電路的測試激勵生成端與所述被測電路的輸入端相連；

所述BIST內建自測電路的輸出比較器與所述被測電路的輸出端相連；

所述BIST內建自測電路的控制電路依次連接MUX的控制端。

6.如權利要求5所述的面向應用的FPGA的延遲故障測試方法，其特征在于，所述控制電路為計數器。

7.如權利要求6所述的面向應用的FPGA的延遲故障測試方法，其特征在于，所述控制電路依次連接MUX的控制端的連接方式為：

所述計數器的高位與所述測試二叉樹的根節點控制端相連接；

所述計數器的低位與所述測試二叉樹的葉節點控制端相連接。

8.一種面向應用的FPGA的延遲故障測試系統，其特征在于，該系統包括：

排序模塊，用于按照電路設計要求的時鐘周期確定被測的各關鍵路徑，并將所有關鍵路徑按照邏輯級數排序；

構建模塊，以邏輯級數最高的關鍵路徑的終端寄存器為根節點，從所有終端為該寄存器、子節點不屬于所述關鍵路徑的路徑中選取第二被測路徑構成被測電路測試二叉樹；

轉換模塊，將構成所述測試二叉樹的所有被測路徑的LUT查找表配置函數修改為MUX多路復用器邏輯函數；

連接模塊，將BIST內建自測電路與被測電路相連，并修改網表；

檢測模塊，重新讀取并下載修改后的網表，檢測是否有延遲故障存在；

控制模塊，控制所述構建模塊、轉換模塊、連接模塊以及檢測模塊循環執行其動作，直至所有關鍵路徑均被覆蓋，完成測試；

所述選取第二被測路徑的依據為：

當一個節點擁有兩個以上的子節點，且子節點為葉節點的情況下，選取延遲較大的葉節點所在路徑作為第二被測路徑；或

當一個節點擁有兩個以上的子節點，且子節點不是葉節點的情況下，選取子節點扇入最大的節點所在路徑作為第二被測路徑。