[發明專利]一種單電子存儲器的制備方法

有效

• 申請號: 200910080195.4
• 申請日: 2009-03-25
• 公開（公告）號: CN101521181A
• 公開（公告）日: 2009-09-02
• 發明（設計）人: 賈銳;李維龍;陳晨;朱晨昕;李昊峰;張培文;劉明
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/8239
• 分類號: H01L21/8239
• 代理公司: 北京市德權律師事務所
• 代理人: 王建國

技術領域

本發明涉及納米器件制作技術領域，具體涉及一種單電子存儲器的制備方法。

背景技術

半個多世紀以來，以CMOS為主流技術的半導體集成電路一直在遵循“摩爾定律”迅速發展，其特征尺寸已進入到納米級，但同時也面臨著越來越嚴重的挑戰，因此基于新材料、新原理的納米電子器件如各種量子點器件、納米線、納米管器件、單電子器件、單電子存儲器等成為研究的熱點。而隨著全球消耗性資源的不斷減少，制作低能耗的各種器件成為各研究的熱點，其中就包括以庫侖阻塞效應為基礎的單電子器件和單電子存儲器等元器件。

傳統的制備存儲器的方法工藝復雜，而且其操作電壓均比較高，導致其能耗高。而最近幾年發明的單電子存儲器，以庫侖阻塞效應為基礎，通過操作個位數的電子實現數據的存儲和擦除，大大減少了操作電壓，降低了器件的能耗。普遍意義上的單電子存儲器主要包括庫侖島，導電溝道，隧穿氧化層，控制柵氧化層，源、漏、柵電極等部分。在制作這種單電子存儲器的過程中，因為導電溝道為納米級，因此需要精確的二次對準，大大減少了器件制作的成功率，同時器件制作的成本也隨之上升。

發明內容

為了解決現有單電子存儲器的制備技術中工藝步驟復雜，過于依賴電子束光刻的二次對準等缺點，本發明的目的在于提供一種單電子存儲器的制備方法，其制備過程簡單，能與傳統微電子工藝兼容。

為了達到上述目的，本發明采用的技術方案為：一種單電子存儲器的制備方法，其制備步驟如下：

(1)清洗SOI襯底；

(2)在SOI襯底上通過電子束曝光制作源、漏、導電溝道圖形；

(3)通過干法刻蝕或濕法刻蝕將膠圖形轉移到SOI頂層硅上；

(4)通過光學光刻、電子束蒸發和剝離工藝制作源、漏接觸電極；

(5)通過電子束蒸發技術蒸鍍一薄層硅；

(6)通過快速熱退火方法制備硅量子點；

(7)通過電子束光刻和剝離工藝制作柵電極。

上述步驟(1)中的SOI襯底中頂層硅厚度為50nm，埋層氧化層厚度為375nm，頂層硅電阻率＜0.01Ωcm。

上述步驟(2)中所用電子束光刻膠為負膠HSQ或正膠Zep520。

上述步驟(3)中干法刻蝕為用SF₆和CHF₃的混合氣體進行等離子體刻蝕；濕法刻蝕所用刻蝕液為HNO₃、NH₄F和H₂O的混合物。

上述步驟(3)中刻蝕深度為50-60nm，刻蝕深度通過刻蝕時間來控制。

上述步驟(4)中的源、漏接觸電極厚度為160-180nm。

上述步驟(5)中薄層硅的厚度為10nm。

上述步驟(6)中硅量子點顆粒的大小為10～20nm。

上出步驟(7)中柵電極厚度為80-100nm。

與現有技術相比，本發明技術方案產生的有益效果如下：

本發明采用電子束光刻技術制作電極圖形，采用電子束光刻技術和刻蝕技術制作導電溝道，采用快速熱退火技術制作量子點，采用金屬和半導體間本身存在的肖特基勢壘來控制和調節電荷的存儲，從而摒棄了傳統單電子存儲器的隧穿氧化層和控制柵氧化層，具有工藝步驟少、簡單、能與傳統的微電子工藝兼容的優點。通過本發明中快速熱退火法制作的量子點具有尺寸均勻的優點，從而使得所制作的單電子存儲器具有很大的一致性，且具有工藝步驟少，操作電壓低，功耗小等特點。

附圖說明

圖1～圖7為本發明的工藝流程圖；

圖8為本發明制備的單電子存儲器的示意圖；

圖9為本發明中量子點的掃描電鏡照片。

附圖標記：

1-SOI襯底，2-頂層硅，3-埋層氧化層，4-膠圖形，5-源、漏接觸電極，

6-薄層硅，7-量子點，8-柵電極。

具體實施方式

下面結合附圖和實施例對本發明的技術方案進行詳細說明。

本發明為一種單電子存儲器的制備方法，具體的工藝步驟如下：

(1)采用p型、<100>晶向的2寸SOI做襯底，該襯底頂層硅2厚50nm，埋層氧化層3厚375nm，體硅層厚5000±100nm，頂層硅2電阻率＜0.01Ωcm。將SOI襯底1先后分別用丙酮、酒精、去離子水超聲5分鐘，此時SOI襯底1的結構如圖1所示；

(2)在SOI襯底1上旋涂Zep520光刻膠，經電子束光刻曝光后，顯影、定影，并用高純氮氣吹干，得到源、漏電極、導電溝道的膠圖形，膠圖形4在SOI襯底1的上形狀如圖2所示；