[發(fā)明專利]將ASI碼流轉換為SPI碼流的方法及實現(xiàn)該方法的接口電路

有效

• 申請?zhí)枺?/td>: 200910079926.3
• 申請日: 2009-03-13
• 公開（公告）號: CN101835036A
• 公開（公告）日: 2010-09-15
• 發(fā)明（設計）人: 殷英;梁富林
• 申請（專利權）人: 北京北廣科技股份有限公司
• 主分類號: H04N7/24
• 分類號: H04N7/24
• 代理公司: 北京中原華和知識產權代理有限責任公司 11019
• 代理人: 壽寧;王占梅

1.一種將ASI碼流轉換為SPI碼流的方法，其特征在于采用現(xiàn)場可編程邏輯器件FPGA，并結合外圍硬件電路，將輸入的ASI同步串行碼流轉換為規(guī)范的能為數字調制器接收的SPI同步并行碼流，具體包括下列步驟：

(1)碼型轉換接收符合EN50083-9標準的ASI碼流，并將其轉成的LVDS差分電平的SPI碼流；

(2)提取有用信息判斷有無碼流，監(jiān)測當前ASI碼流的速率，有效碼流及控制信息；

(3)查找同步對傳送包中的同步字節(jié)進行查找，并向外發(fā)數據同步和同步找到標志，將數據存入數據緩存器中；

(4)DDS生成根據控制信息中的相關的信道編碼信息，調整DDS輸出頻率；

(5)碼速調整插入空包進行規(guī)定的碼速調整；

(6)PCR校正對輸出碼流進行PCR校正。

2.根據權利要求1所述的將ASI碼流轉換為SPI碼流的方法，其特征在于所述碼型轉換是：將輸入的ASI碼流經過均衡后，輸入到高速串行數據通信接受芯片，并鎖定ASI碼流時鐘，檢測同步字，確定ASI比特流順序，然后進行串/并轉換；當高速串行數據通信接受芯片檢測到有效數據時，輸出當前數據有效的指示SC/D，當SC/D信號位為低電平則是FPGA接收數據。

3.根據權利要求1所述的將ASI碼流轉換為SPI碼流的方法，其特征在于所述同步查找是對并行傳送包中的同步字節(jié)進行查找，具體是：根據接收的字節(jié)是否是47H來確定TS包的同步字節(jié)；如果找到TS包同步字，判斷隨后188個字節(jié)或204個字節(jié)上是否仍然為47H？若連續(xù)3次47H后188字節(jié)皆為47H，則認為188字節(jié)同步找到；若連續(xù)3次47H后204字節(jié)皆為47H，則認為204字節(jié)同步找到，取前188字節(jié)為有效信號，舍掉后16字節(jié)；向外發(fā)數據同步，和同步找到標志，將數據存入異步FIFO中；在同步找到的情況下，若連續(xù)2次，47H后188字節(jié)或204個字節(jié)上已不為47H，則認為同步丟失；將轉向重找47H。

4.根據權利要求1所述的將ASI碼流轉換為SPI碼流的方法，其特征在于所述有用信息提取：從輸入碼流中提取必要的指示信息和碼流自動切換；用27MHz鐘對SC/D采樣，如果在2¹⁰個27MHz鐘脈沖時間內，都能采到SC/D，說明無碼流，將無碼流標志位置為“1”，送出無碼流指示，自動切換到另一路；如果在不到2¹⁰個27MHz時間內，SC/D出現(xiàn)了低電平，即一段時間采到“0”，則將無碼流輸入標志置為“0”，不輸出無碼流指示，用下式計算當前碼速：

CDRT＝Pn/t＝Pn/mT＝Pnf_CLK/m

式中p——為包數

n——為每個包的字節(jié)數

m——在P個包期內，鐘脈沖的計數值

T，f_CLK——計數鐘脈沖的周期T和頻率f_CLK。?T＝1/f_CLK和t＝mT；

5.根據權利要求1所述的將ASI碼流轉換為SPI碼流的方法，其特征在于所述DDS生成是：根據控制中的相關的信道編碼信息，查出相應的凈荷碼流碼率要求，向內部直接數字頻率合成器DDS送出控制信號，將DDS輸出調到需要的時鐘頻率上。

6.根據權利要求1所述的將ASI碼流轉換為SPI碼流的方法，其特征在于所述碼速調整是：由FPGA利用內部DDS輸出時鐘控制FIFO讀，當FIFO中的剩余數據多于5個包時將數據讀出，不足5個包時插入一個空包，等待FIFO有數據并滿足條件時，再讀FIFO內部的數據，這樣實現(xiàn)TS流的碼率調整。

7.根據權利要求1所述的將ASI碼流轉換為SPI碼流的方法，其特征在于所述PCR校正：在找到同步后，找有PCR的包，再在有PCR的包中，取出PCR值，并將其與本地PCR產生器的當前PCR值相減，差值插入原PCR字節(jié)中，送入FIFO；以規(guī)定碼率讀出和在有效數據包不足的情況下，填入空包；在讀出同時，隨時監(jiān)視PCR包的出現(xiàn)，并取出PCR值，將其與本地PCR產生器的當前PCR值相加，得出的和，作為新的PCR值發(fā)出。