[發明專利]帶有胞間平衡電阻的大柵寬SiC MESFET制作方法

有效

• 申請號: 200910075552.8
• 申請日: 2009-09-28
• 公開（公告）號: CN101692427A
• 公開（公告）日: 2010-04-07
• 發明（設計）人: 默江輝;李亮;王勇;李靜強;馮震;高學邦;吳洪江
• 申請（專利權）人: 中國電子科技集團公司第十三研究所
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/48;H01C17/00;H01L21/60
• 代理公司: 石家莊國為知識產權事務所 13120
• 代理人: 李榮文

技術領域

本發明涉及半導體器件制作方法，具體涉及寬禁帶微波半導體器件SiC(碳化硅，下同)MESFET(金屬半導體場效應晶體管，下同)的制作方法，更具體地說，本發明涉及帶有胞間平衡電阻的大柵寬SiC?MESFET制作方法。

背景技術

SiC材料因其具有寬禁帶、高臨界擊穿電場、高熱導率、高載流子飽和漂移速度等優良特性，決定了將它應用在半導體微波功率器件(尤其是MESFET)制作中成為一個必然趨勢。目前功率半導體器件的研制正從小功率向大功率方向轉移，現今通用的提高半導器件輸出功率的方法共有以下兩種功率合成技術：

第一種是增大半導體器件單個管芯總柵寬。管芯是半導體器件中的基本結構，其輸出功率與器件工作電壓及飽和電流的乘積成正比，由于其工作電壓固定，故通過增大飽和電流的方法增大功率。單個管芯由多個單胞管芯并聯構成，稱為多胞管芯。單胞管芯總柵寬較小，而飽和電流與管芯總柵寬成正比。通過將多個單胞管芯制作在同一半導體襯底材料上的方法實現多個單胞管芯并聯組成單個大柵寬多胞管芯，從而使得管芯總柵寬增大，把單個大柵寬管芯燒結在封裝載體上，通過鍵合、封帽等工藝得到封裝器件。[詳見：Nitronex?NPT?35015Qualification?Document，Rev2，2007年]

此項功率合成技術的主要缺點為：受制于現有寬禁帶微波功率器件制作水平，寬禁帶流片工藝及材料均勻性都較差，導致多胞管芯各胞間等效電路不同，處于直流及微波工作狀態時，由于胞間輸入輸出微波信號幅度、相位不一致易造成自激，大大降低了器件輸出功率及穩定性，甚至造成器件燒毀。當總柵寬越大，胞數就越多，各個胞間工作狀態的不平衡就越嚴重，直接致使管芯成品率和可靠性降低，故采用此項功率合成技術的多胞柵寬管芯柵寬一般小于5mm，所含胞數最大為兩個，稱為小柵寬管芯。當胞數再增多、總柵寬再大時，管芯封裝器件可靠性大大降低。

第二種方法為多個獨立小柵寬管芯功率合成技術。通過劃片技術得到各自分離的多個獨立管芯，該管芯也是由多個單胞管芯并聯而成，柵寬較小，只是此處并聯的各個單胞管芯的SiC外延襯底在物理意義上已經分離，相互獨立。采用共同燒結技術，通過多路功率分配器和功率合成器實現多個獨立管芯的功率合成。其中，每個管芯依次并排燒結在封裝載體內腔上，在電氣上通過鍵合引線及微帶線實現多個獨立管芯柵極之間、漏極之間及源極之間的互聯，其實際效果相當于一個大柵寬管芯封裝器件，例如四個柵寬5mm管芯燒結在同一封裝外殼內時相當于個一個柵寬為20mm大柵寬管芯封裝器件，但占用的載體面積是單個大柵寬管芯的幾倍。把一路分N(N為二、四、八...)路功率分配器燒結在多個對立管芯的柵極一側，通過鍵合工藝與管芯柵極相連，實現從器件輸入端輸入的微波信號功率在多個獨立小柵寬管芯之間平均分配；把N(N為二、四、八...)路合一路功率合成器燒結在多個獨立小柵寬管芯的漏極一側，通過鍵合工藝與管芯漏極相連，實現多個獨立管芯輸出微波信號功率合成為一路信號至器件輸出端輸出，最后封帽工藝得到封裝器件。雖然占用封裝載體的面積比第一種方法多，但由于增大了管芯散熱面積，降低了結溫，同時由于引入了功率分配器和合成器及路間隔離電阻，消除了功率合成時存在自激現象，使得器件可靠性大大提高。

此種功率合成方法的缺點在于由于使用了功率分配器和合成器，與未采用上述結構的器件相比，調試工作量增大了幾倍，使得封裝器件制作成本升高、體積增大，而不易集成。同時由于獨立的單個管芯柵寬較小，使得此項技術的內匹配器件輸出功率的提高受到限制。

發明內容

針對上述現有技術中，增大半導體器件管芯柵寬使得器件性能不穩定、成品率低、不能有效提高器件輸出功率或引入功率分配器和合成器后制作成本高、不易集成的問題，本發明提供了一種使用方法簡單，能有效提高器件穩定性和輸出功率的帶有胞間平衡電阻的大柵寬SiC?MESFET制作方法。

本發明采用的技術方案為：一種帶有胞間平衡電阻的大柵寬SiC?MESFET制作方法，該方法中包括SiC?MESFET器件的加工工序，其中胞間平衡電阻由介質基片、鍵合引線壓焊區、薄膜電阻區以及下表面金屬底層構成，且該胞間平衡電阻的具體制作包括以下步驟：

①對介質基片進行清洗；

②在介質基片上下表面制作規定厚度的金屬層；

③按照規定的精度制作鍵合引線壓焊區及下表面金屬底層；

④制作寬度、長度、薄膜厚度符合設計要求的薄膜電阻區圖形。