[發(fā)明專利]一種時(shí)分多通道LAPD處理器及其設(shè)計(jì)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200910073446.6
• 申請(qǐng)日: 2009-12-17
• 公開（公告）號(hào): CN101764797A
• 公開（公告）日: 2010-06-30
• 發(fā)明（設(shè)計(jì)）人: 張成文;王彬;金桂保;何云歡;周立民;張強(qiáng)
• 申請(qǐng)（專利權(quán)）人: 哈爾濱僑航通信設(shè)備有限公司
• 主分類號(hào): H04L29/06
• 分類號(hào): H04L29/06;H04L1/00;H04W80/02
• 代理公司: 哈爾濱市哈科專利事務(wù)所有限責(zé)任公司 23101
• 代理人: 崔東輝

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)字通信技術(shù)，具體說(shuō)就是一種時(shí)分多通道LAPD處 理器及其設(shè)計(jì)方法。

背景技術(shù)

D信道鏈路訪問(wèn)規(guī)程(LAPD)采用公共信道D進(jìn)行數(shù)據(jù)鏈路層 信令的傳輸控制，通過(guò)D信道在網(wǎng)絡(luò)和終端之間傳遞第三層以上的 控制管理信息，它具有差錯(cuò)檢驗(yàn)功能強(qiáng)、可靠性高、同步透明傳輸和 應(yīng)用靈活等特點(diǎn)，廣泛應(yīng)用于高速串行數(shù)據(jù)傳輸系統(tǒng)中。出于對(duì)處理 速度的考慮，LAPD處理器主要由硬件實(shí)現(xiàn)。但隨著數(shù)據(jù)業(yè)務(wù)多用戶、 大容量的發(fā)展趨勢(shì)，這種實(shí)現(xiàn)方式必然造成大量硬件資源的占用。隨 著深亞微米工藝技術(shù)的發(fā)展，F(xiàn)PGA(Field?Programmable?Gate?Array， 現(xiàn)場(chǎng)可編程門陣列)芯片的規(guī)模越來(lái)越大，其單片邏輯門數(shù)已超過(guò)上 百萬(wàn)門，已可以實(shí)現(xiàn)系統(tǒng)集成。FPGA采用硬件處理技術(shù)，具有設(shè)計(jì) 開發(fā)周期短、設(shè)計(jì)制造成本低、可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，可以通過(guò)軟 件反復(fù)編程使用，能夠兼顧速度和靈活性，并且能夠并行處理多個(gè)通 道的信號(hào)，實(shí)時(shí)性容易預(yù)測(cè)和仿真。LAPD(D信道鏈路訪問(wèn)規(guī)程)處 理器一般采用ASIC器件和基于微處理器的軟件編程等方法實(shí)現(xiàn)。

采用ASIC器件設(shè)計(jì)簡(jiǎn)單，但處理的LAPD通道數(shù)受限，且僅針對(duì) 64Kb/s的通道，應(yīng)用的靈活性較差。目前，實(shí)現(xiàn)LAPD的ASIC芯片 有Motorola公司的MC92460、ST公司的MK5025、Zarlink公司的 MT8952B等。這些專用集成電路功能針對(duì)性強(qiáng)，適合應(yīng)用于特定用途。 但由于ASIC芯片出于專用性的目的使其難以通用于不同的應(yīng)用環(huán) 境，缺乏應(yīng)用靈活性。況且，專用于LAPD的ASIC芯片其片內(nèi)數(shù)據(jù)存 儲(chǔ)器容量有限，當(dāng)需要擴(kuò)大數(shù)據(jù)緩存的容量時(shí)，只能通過(guò)ASIC芯片 外接存儲(chǔ)器或其它電路來(lái)實(shí)現(xiàn)。

基于微處理器的軟件編程方法功能靈活，通過(guò)修改程序就可以適 用于不同的應(yīng)用，但程序運(yùn)行占用處理器資源多，執(zhí)行速度慢，對(duì)信 號(hào)的時(shí)延和同步性不易預(yù)測(cè)。對(duì)于多通道的LAPD應(yīng)用，處理器的資 源占用率與處理的通道數(shù)成正比，所以基于微處理器的軟件編程方式 一般只能用于低通道數(shù)LAPD協(xié)議的處理。

FPGA器件采用硬件處理技術(shù)，可以反復(fù)編程，能夠兼顧速度和 靈活性，并且能夠多個(gè)通道并行處理，實(shí)時(shí)性容易預(yù)測(cè)和仿真。

發(fā)明內(nèi)容

本發(fā)明的目的在于提供一種采用100M時(shí)鐘作為工作時(shí)鐘、全雙 工方式工作、在通道容量、實(shí)時(shí)性、存儲(chǔ)資源占用和應(yīng)用靈活性上都 有明顯優(yōu)勢(shì)的時(shí)分多通道LAPD處理器及其設(shè)計(jì)方法。

本發(fā)明的目的是這樣實(shí)現(xiàn)的：所述的一種基于FPGA的時(shí)分多通 道LAPD處理器，它是由系統(tǒng)端總線接口單元、系統(tǒng)端發(fā)送緩存區(qū)、 系統(tǒng)端接收緩存區(qū)、通道配置寄存器、時(shí)分多通道LAPD處理器發(fā)送 單元、時(shí)分多通道LAPD處理器接收單元、通道狀態(tài)參數(shù)存儲(chǔ)區(qū)、線 路端發(fā)送乒乓緩存區(qū)、線路端接收乒乓緩存區(qū)和線路端數(shù)據(jù)傳輸單元 組成的，系統(tǒng)端總線接口單元分別連接系統(tǒng)端發(fā)送緩存區(qū)、系統(tǒng)端接 收緩存區(qū)和通道配置寄存器，系統(tǒng)端發(fā)送緩存區(qū)連接時(shí)分多通道LAPD 處理器發(fā)送單元，系統(tǒng)端接收緩存區(qū)連接時(shí)分多通道LAPD處理器接 收單元，通道配置寄存器分別連接時(shí)分多通道LAPD處理器發(fā)送單元、 時(shí)分多通道LAPD處理器接收單元，通道狀態(tài)參數(shù)存儲(chǔ)區(qū)連接時(shí)分多 通道LAPD處理器發(fā)送單元和時(shí)分多通道LAPD處理器接收單元，時(shí)分 多通道LAPD處理器發(fā)送單元連接線路端發(fā)送乒乓緩存區(qū)，時(shí)分多通 道LAPD處理器接收單元連接線路端接收乒乓緩存區(qū)，線路端發(fā)送乒 乓緩存區(qū)和線路端接收乒乓緩存區(qū)分別連接線路端數(shù)據(jù)傳輸單元。

所述的一種時(shí)分多通道LAPD處理器設(shè)計(jì)方法，具體步驟如下：