[發明專利]一種時分多通道LAPD處理器及其設計方法

有效

• 申請號: 200910073446.6
• 申請日: 2009-12-17
• 公開（公告）號: CN101764797A
• 公開（公告）日: 2010-06-30
• 發明（設計）人: 張成文;王彬;金桂保;何云歡;周立民;張強
• 申請（專利權）人: 哈爾濱僑航通信設備有限公司
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L1/00;H04W80/02
• 代理公司: 哈爾濱市哈科專利事務所有限責任公司 23101
• 代理人: 崔東輝

1.一種基于FPGA的時分多通道LAPD處理器，它是由系統端 總線接口單元、系統端發送緩存區、系統端接收緩存區、通道配置寄 存器、時分多通道LAPD處理器發送單元、時分多通道LAPD處理器接 收單元、通道狀態參數存儲區、線路端發送乒乓緩存區、線路端接收 乒乓緩存區和線路端數據傳輸單元組成的，其特征在于：系統端總線 接口單元分別連接系統端發送緩存區、系統端接收緩存區和通道配置 寄存器，系統端發送緩存區連接時分多通道LAPD處理器發送單元， 系統端接收緩存區連接時分多通道LAPD處理器接收單元，通道配置 寄存器分別連接時分多通道LAPD處理器發送單元、時分多通道LAPD 處理器接收單元，通道狀態參數存儲區連接時分多通道LAPD處理器 發送單元和時分多通道LAPD處理器接收單元，時分多通道LAPD處理 器發送單元連接線路端發送乒乓緩存區，時分多通道LAPD處理器接 收單元連接線路端接收乒乓緩存區，線路端發送乒乓緩存區和線路端 接收乒乓緩存區分別連接線路端數據傳輸單元。

2.一種基于FPGA的時分多通道LAPD處理器設計方法，其特 征在于：具體步驟如下：

步驟一、時分多通道LAPD處理器中的參數區的初始化，包括通 道的配置、狀態機初始化和LAPD通道參數的初始化三個階段；設定 時分多通道LAPD處理器中的3個通道配置參數，所述的通道配置參 數有最大支持LAPD通道數channel、FPGA內部為每一個通道分配的 緩存區大小fpga_ram和與外圍控制芯片接口中為每個通道分配的緩 存區大小arm_ram，它們的初始化值均根據具體的需求設定，默認值 分別為256、640bit和80*16bit；初始化時分多通道LAPD處理器中 的2個狀態機的狀態，兩個狀態機分別為多通道處理狀態機和LAPD 協議處理狀態機，LAPD協議處理狀態機是多通道處理狀態機的子狀 態機，多通道處理狀態機用于實現在多個通道之間進行切換以及每一 個通道狀態參數的緩存和恢復，LAPD協議處理狀態機根據多通道處 理狀態機恢復的通道狀態參數進行LAPD協議的處理，它們的狀態均 初始化為state0；初始化時分多通道LAPD處理器中的每個通道的通 道狀態參數，每個通道的所有通道狀態參數的初始化值均為0；

步驟二、乒乓數據緩存結構處理，根據線路端數據傳輸單元提供 的激勵信號的邊沿選擇通道數據緩存區，即激勵信號為上升沿時，時 分多通道LAPD處理器處理乓緩存區中的數據，當激勵信號為下降沿 時，時分多通道LAPD處理器處理乒緩存區中的數據，這樣避免線路 端數據傳輸單元和時分多通道LAPD處理器同時對相同存儲單元操作 時造成的沖突；

步驟三、根據多通道處理狀態機中的LAPD通道計數器的值進行 通道切換，LAPD通道計數器的初始值為0，每處理完一個LAPD通道 數據之后，LAPD通道計數器的值增加1，將下一個通道設為當前通道 進行處理，保證多個通道中的數據被時分地處理；

步驟四、根據LAPD通道計數器的值，讀取相應的通道狀態參數， 為當前通道恢復上次保存的狀態參數值，使其繼續上次處理時的狀態 處理，保證通道處理的連續性；

步驟五、根據ITU-T?Q.920/ITU-T?Q.921協議中的處理流程，對 當前通道中的數據進行處理，分為以下幾個步驟；

(1)時分多通道LAPD處理器發送單元根據協議在每一個有效 LAPD幀的頭部和尾部序列中插入標志序列0x7E，時分多通道LAPD處 理器接收單元則檢測接收LAPD幀中的標志序列以判斷LAPD幀的開始 和結束；

(2)0比特插入/刪除，為保證LAPD幀的透明傳輸，發送端在 LAPD幀中連續5個“1”序列之后插入一個“0”，在接收端，則刪除 LAPD幀中5個連“1”序列之后插入的“0”；

(3)CRC校驗，發送端根據生成多項式x¹⁶+x¹²+x⁵+1對發送的 LAPD幀數據進行計算生成CRC校驗序列，接收端則根據生成多項式 x¹⁶+x¹²+x⁵+1執行對接收LAPD幀數據的正確性校驗；

(4)對外圍控制芯片接口的處理，它包括LAPD接口數據結構的 處理、對外圍控制芯片接口緩存區的控制和串并變換/并串變換三個 部分；a.對外圍控制芯片接口數據結構的處理，它包括接口標志序列 0x9999和數據長度序列，在發送方向根據接口標志序列和數據長度 序列提取出有效數據，送入時分多通道LAPD處理器發送單元進行處 理，接收方向根據接收的LAPD信令數據計算有效數據的長度并添加 接口標志序列0x9999及數據長度序列；b.對外圍控制芯片接口緩存 區的控制，接收方向緩存區采用乒乓結構，發送方向采用共享內存機 制，時分多通道LAPD處理器控制緩存區的讀指針，每次讀取數據之 后使用讀指針標記讀取的當前位置；c.串并變換/并串變換，為適應 外圍控制芯片的接口類型及保證通信的速率，與外圍控制芯片的接口 采用并行的數據總線，而LAPD幀為串行數據流，這樣需要在發送方 向做并串變換處理，在接收方向做串并變換處理；

步驟六、當處理的數據數量達到總體參數fpga_ram的值時，暫 停當前通道的處理，并將當前通道的所有通道狀態參數的值緩存到該 通道對應的通道狀態參數存儲區中，流程轉到步驟三，開始進行下一 個通道的處理；

步驟七、當LAPD通道計數器的值為channel時，說明所有通道 均已經被處理，此時將LAPD通道計數器的值清0，等待激勵信號邊 沿到來時進行新一輪的處理。