[發明專利]一種基于FPGA的多核心星載計算機

無效

• 申請號: 200910071475.9
• 申請日: 2009-03-03
• 公開（公告）號: CN101493809A
• 公開（公告）日: 2009-07-29
• 發明（設計）人: 孫兆偉;劉源;蘭盛昌;張錦繡;葉東;趙丹;范國臣;王松;林杰;徐國棟
• 申請（專利權）人: 哈爾濱工業大學
• 主分類號: G06F15/80
• 分類號: G06F15/80
• 代理公司: 哈爾濱市松花江專利商標事務所
• 代理人: 張果瑞

技術領域

本發明涉及一種航天應用的、可根據衛星任務、通過硬件編程自主改變系統功能并進行部分重構等故障處理的、多核心星載計算機及其實現方法，尤其涉及，屬于航天航空的數據處理技術領域。

背景技術

隨著電子技術和計算機技術的不斷發展，航天器電子系統的微小型化設計越來越受到關注，高密度的功能集成對于星載電子系統的性能也提出了更高的要求。傳統星載計算機采用ASIC，通過操作系統軟件的設計來進行系統功能任務的劃分，同時操作系統的各個任務間通過一定的同步機制完成系統功能的調用，這往往涉及到占用較長機器周期的運算，處理速度慢；同時現有的星載計算機設計多采用雙機備份的方法，這種結構常常需要可靠的仲裁機構的支持，這會加大計算機的設計難度，同時難以保證整機設計的可靠性。常規的星載計算機在片級或系統級利用相同的處理器冷熱備份的方法來完成系統的冗余性，可靠性差。

發明內容

本發明的目的是解決采用ASIC軟件實現方式的星載計算機處理速度慢、可靠性差的問題，提供了一種基于FPGA的多核心星載計算機。

本發明包括基于SRAM的FPGA、n個PROM、n個SRAM、反熔絲FPGA和配置NOR型閃存，基于SRAM的FPGA包括n個處理器，分別為第一處理器、第二處理器……第n處理器，每個處理器的始能輸入端與一個PROM的輸出端相連，每個處理器的緩存輸入輸出端與一個SRAM的輸入輸出端相連，反熔絲FPGA包括回讀刷寫接口電路、監測電路、控制電路和表決電路，回讀刷寫接口電路的配置文件輸入輸出端與基于SRAM的FPGA的配置文件輸入輸出端相連，第一處理器的心跳信號輸出端與監測電路的第一輸入端相連，第二處理器的心跳信號輸出端與監測電路的第二輸入端相連，第n處理器的心跳信號輸出端與監測電路的第n輸入端相連，監測電路的輸出端與控制電路的監測輸入端相連，控制電路的重構控制信號輸入輸出端與回讀刷寫接口電路的重構控制信號輸入輸出端相連，配置NOR型閃存的輸入輸出端與回讀刷寫接口電路的輸入輸出端相連，第一處理器的總線輸出端與表決電路的第一輸入端相連，第二處理器的總線輸出端與表決電路的第二輸入端相連，第n處理器的總線輸出端與表決電路的第n輸入端相連，表決電路的輸出端與控制電路的表決信息輸入端相連，表決電路對基于SRAM的FPGA的n個處理器輸出的n個總線輸出信息根據少數服從多數的標準進行仲裁。

本發明的優點是：本發明由于采用FPGA多核心處理器，簡化設計流程，并行結構使計算機具有多線程計算功能，使用多個處理器執行不同的任務，實現不同的功能，可以大幅提升系統的性能，多核處理器在不增加額外的硬件開銷的前提下，既保留了軟件實現的靈活性，又可以大幅提高計算機的性能，具備高處理速度的優點。

附圖說明

圖1是本發明的結構示意圖。

具體實施方式

具體實施方式一：下面結合圖1說明本實施方式，本實施方式包括基于SRAM的FPGA1、n個PROM2、n個SRAM3、反熔絲FPGA4和配置NOR型閃存5，

基于SRAM的FPGA1包括n個處理器，分別為第一處理器1-1、第二處理器1-2……第n處理器1-n，每個處理器的始能輸入端與一個PROM2的輸出端相連，每個處理器的緩存輸入輸出端與一個SRAM3的輸入輸出端相連，

反熔絲FPGA4包括回讀刷寫接口電路4-1、監測電路4-2和控制電路4-3，回讀刷寫接口電路4-1的配置文件輸入輸出端與基于SRAM的FPGA1的配置文件輸入輸出端相連，第一處理器1-1的心跳信號輸出端與監測電路4-2的第一輸入端相連，第二處理器1-2的心跳信號輸出端與監測電路4-2的第二輸入端相連，第n處理器1-n的心跳信號輸出端與監測電路4-2的第n輸入端相連，監測電路4-2的輸出端與控制電路4-3的監測輸入端相連，控制電路4-3的重構控制信號輸入輸出端與回讀刷寫接口電路4-1的重構控制信號輸入輸出端相連，配置NOR型閃存5的輸入輸出端與回讀刷寫接口電路4-1的輸入輸出端相連。